数字逻辑学习路线：30 天从逻辑门走到 CPU

概要： 三十天、四周，从第一个 AND 门开始，沿结构化路径推进到连接一台可工作的 CPU。每天都把一篇博客文章（理论）与一个交互式仿真模板（实践）配在一起。每天投入一小时。到第 30 天，学习者将从电路层面理解计算机如何工作——不是停留在比喻，而是能够逐个时钟周期单步执行的电路。

当代数与电路彼此割裂地教授时，数字逻辑会变得更难。没有电路的代数容易失去落点；没有门级熟练度的 CPU 原理图则容易沦为照抄导线。本路线把两种视角始终放在一起，让每个布尔表达式都有对应电路，每个电路都有存在理由。

计划把 30 次学习分成四个主题周，每次都配有聚焦阅读与仿真实验。把每天一小时视为建议节奏，而不是进度承诺：如果在运行电路前还不能预测它的行为，就重复当天内容。

本路线图可用作自学计划、4 学分本科课程的教学大纲、硬件面试复习指南，或工作中遇到特定主题时的参考索引。按计划完成各项内容，可逐步建立系统的数字逻辑知识结构。

这条路线适合谁？

本路线图适用于希望观察硬件底层实现的计算机科学学生，也适用于需要完善处理器硬件模型的嵌入式、内核、编译器或性能工程人员，以及希望实际构建 CPU 的爱好者。

唯一的前置要求是了解二进制数（第一周会复习）、具备基础代数知识，并愿意连续四周每天投入大约一小时。仅需浏览器。每个模板都会链接到浏览器中直接运行、无需安装的 DigiSim.io。

路线如何组织

Week 1   Days  1- 7   Gates and Boolean foundations
Week 2   Days  8-14   Combinational circuits
Week 3   Days 15-21   Sequential logic
Week 4   Days 22-28   Arithmetic and memory
Final    Days 29-30   Putting it together as a CPU

每天都采用相同结构：

• 目标——一两句话说明当天结束时应掌握的技能。
• 阅读——一篇专门讲解理论的博客文章。
• 搭建——一个用于动手实践的仿真模板。

建议每天约用 20 分钟阅读、40 分钟构建。实践环节用于将抽象概念落实为可验证的电路行为，不宜省略。

第 1 周——逻辑门与布尔基础

不理解最小构件，就无法理解 CPU。第一周培养门级熟练度：每一种布尔基本操作、真值表、符号，以及它们如何组合成表达式。到该周结束时，应能看到布尔表达式就预测电路，也能看到电路就预测真值表。

第 1 天——欢迎进入数字逻辑

目标： 理解数字信号是什么，以及逻辑门在物理层面做什么。

阅读： 数字逻辑 101：从 AND、OR 与 NOT 门开始

搭建： 基础开关与指示灯演示——拨动开关，灯随之亮起。这是最小的数字电路，也是每一款微处理器谱系的起点。

第 2 天——AND 门

目标： 把 AND 真值表内化，并识别现实中的 AND 型逻辑。

阅读： AND 门：数字逻辑与决策的基础

搭建： AND 门安全系统——只有同时满足两个条件才开门。随后查看 AND 元件参考。

第 3 天——OR 门与 NOT 门

目标： 补全三种基础布尔操作，并理解 OR、NOT 如何与 AND 组合。

阅读： 先读 OR 门：数字逻辑中的民主投票，再读不起眼的 NOT 门。

搭建： OR 门报警系统——任一传感器触发，警报就响起。当天的元件参考是 OR 原语与 NOT 原语。

第 4 天——排他家族：XOR 与 XNOR

目标： 理解 OR 与 XOR 的区别，以及排他逻辑为什么用于相等检测与加法。

阅读： XOR 门：掌握差异逻辑，再读 XNOR 门：相等检测冠军。结合 XOR 与 XNOR：错误检测中的关键差异理解实践动机。

搭建： 探索 XOR 元件参考和XNOR 元件参考。把两个开关接入 XOR，观察输出。

第 5 天——NAND 与 NOR：通用逻辑门

目标： 理解为什么只用 NAND（或只用 NOR）就能实现所有逻辑，以及这对芯片制造意味着什么。

阅读： NAND 门：所有数字逻辑的单一构件，再读 无名英雄：NOR 门如何构建阿波罗计算机。

搭建： 只使用 NAND 门构建 AND 门。以 NAND 原语和NOR 原语为参考，再打开逻辑门真值表参考验证电路。

第 6 天——布尔代数与德摩根定律

目标： 用代数操作布尔表达式，并应用德摩根定律化简电路。

阅读： 掌握布尔代数：数字电路设计的基础，再读掌握德摩根定律。

搭建： 选择一个三变量表达式，例如$F = A \cdot B + \overline{A} \cdot C$，画出电路；再用德摩根定律变换，并验证两个电路输出相同。缓冲器元件与缓冲器为何存在会补完门级知识环。

第 7 天——符号、多输入逻辑门与二进制历史

目标： 能够阅读 ANSI 与 IEC 两种电路图符号，熟练处理多输入逻辑门，并理解二进制的来历。

阅读： 解读数字逻辑：ANSI 与 IEC 符号，再读超越两个输入：掌握多输入逻辑门。最后以延伸阅读二进制的 3500 年旅程结束本周。

搭建： 在仿真器中分别用 ANSI 与 IEC 记法画出同一个四输入函数，确保能在两套符号间自如切换。

第 2 周——组合电路

第二周从单个逻辑门走向完整电路，它们的输出都是输入的纯函数。到该周结束时，应能把布尔表达式用卡诺图化简，并使用多路复用器、译码器、编码器与缓冲器等合适原语，布置出快速组合实现。

第 8 天——积之和

目标： 把任意真值表转换为积之和表达式与 AND-OR 电路。

阅读： 掌握积之和（SOP）。

搭建： 任选一个三变量函数，用 SOP 形式实现，再与规范的未化简形式比较门数。

第 9 天——和之积与对偶形式

目标： 理解对偶表示、POS 何时优于 SOP，以及如何在二者之间转换。

阅读： 超越积之和：掌握和之积。

搭建： 用 POS 形式重新实现昨天的函数，验证真值表完全相同，并记录门数差异。

第 10 天——卡诺图

目标： 用卡诺图找出任意四变量函数的最小 SOP 与 POS 实现。

阅读： 逻辑可视化：掌握卡诺图。

搭建： 取函数 $F(A,B,C,D) = \sum m(0,1,2,5,6,7,8,9,10,14)$，画出卡诺图，找出最小覆盖，再搭建电路。

第 11 天——无关项

目标： 利用无关项，找出只针对实际关注输入达到最小的电路。

阅读： 卡诺图中的无关项。

搭建： 给第 10 天的函数加入三个无关项并重新化简，门数通常会明显减少。

第 12 天——多路复用器与多路分配器

目标： 把 MUX 理解为可编程导线路由器，把 DEMUX 理解为它的反向操作。

阅读： 多路复用器（MUX）详解，再读多路分配器教程：1 线至 4 线与 1 线至 8 线。

搭建： 使用 4 选 1 多路复用器实现任意二变量函数（MUX 是通用组合逻辑块）。元件参考：MULTIPLEXER、DEMULTIPLEXER。

第 13 天——译码器、编码器与优先编码器

目标： 搭建七段显示驱动器，并理解中断控制器使用的优先编码。

阅读： 译码器与编码器：驱动七段显示器，再读优先编码器详解和BCD 至七段显示译码器。

搭建： 连接 BCD 至七段显示译码器，显示数字 0 到 9。元件参考：DECODER、ENCODER。

第 14 天——三态缓冲器与总线仲裁

目标： 理解第三种状态——高阻态——以及共享总线如何在物理上成为可能。

阅读： 无名英雄：数字缓冲器为何不可或缺，再读三态缓冲器与总线仲裁。

搭建： 使用三态缓冲器，把两个寄存器连接到一条共享 4 位总线。TRI_STATE_BUFFER 元件是当天参考。加餐：阅读组合逻辑中的冒险，了解时序陷阱。

第 3 周——时序逻辑

组合电路没有记忆，真实计算机却必须有。第三周将介绍存储元件——锁存器、触发器、寄存器、计数器、移位寄存器——以及让它们可靠工作的时序纪律。

第 15 天——SR 锁存器

目标： 理解双稳态，以及锁存器为什么能够一直保持数值。

阅读： SR 锁存器：解析基本存储构件。

搭建： SR 锁存器演示。逐一尝试每种输入组合，观察禁用状态。SR_LATCH 原语是元件参考。

第 16 天——D 锁存器

目标： 在 SR 锁存器上加入数据输入与使能，得到最简单的电平敏感存储器。

阅读： 掌握时序逻辑：D 锁存器详解。

搭建： 基础 D 锁存器。观察透明窗口——使能为 HIGH 时，输出跟随输入；使能变为 LOW 后，数值被保持。

第 17 天——D 触发器

目标： 理解电平敏感存储与边沿触发存储的区别，以及现代寄存器为什么采用后者。

阅读： D 触发器：同步数字系统的无名英雄。

搭建： 边沿触发 D 触发器。把它的时序图与昨天的 D 锁存器比较。D_FLIP_FLOP 原语是元件参考。

第 18 天——JK 与 T 触发器

目标： 补全触发器家族，并理解每一种变体为什么存在。

阅读： 先读 SR 与 JK 触发器：时序逻辑基础，再读 JK 触发器：掌握通用构件，最后读 T 触发器：数字计数的无名英雄。

搭建： 主从 JK 触发器。以 JK_FLIP_FLOP和T_FLIP_FLOP原语为参考。

第 19 天——时钟与时序纪律

目标： 理解建立时间、保持时间、传播延迟与亚稳态——同步设计所依赖的模拟物理基础。

阅读： 时钟脉冲：计算机为什么需要心跳，再读看不见的时钟：掌握建立、保持与亚稳态，随后阅读传播延迟：决定数字速度的物理规律与时钟偏斜。

搭建： 用时钟元件驱动触发器。让数据转换逐步靠近采样边沿，比较数字模型会捕获哪个数值；然后计算为什么等效的实体跨越可能进入亚稳态。逻辑仿真器不会重现真实亚稳节点的模拟电压或统计消解时间。

第 20 天——寄存器与移位寄存器

目标： 把触发器组合成多位存储器，并掌握四种移位寄存器模式。

阅读： 掌握移位寄存器：从串行到并行，再读 SISO、SIPO、PISO、PIPO 移位寄存器模式。把并行载入寄存器与 8 位寄存器元件联系起来。

搭建： 带时钟的 4 位寄存器与基础移位寄存器演示。元件参考：REGISTER、SHIFT_REGISTER。

第 21 天——计数器与状态机

目标： 搭建不同模数的计数器，并理解状态机中 Mealy 与 Moore 的区别。

阅读： 计数器与状态机：控制数字序列，再读掌握分频：从触发器到模 N、Johnson 计数器：掌握扭环结构，最后阅读 Mealy 与 Moore 状态机学习 FSM 理论。

搭建： 4 位二进制计数器，再搭建 4 位异步行波计数器，比较二者时序。COUNTER 元件是参考。

第 4 周——算术与存储器

第四周进入 CPU 构建阶段，将实现加法器、比较器、ALU，以及用于保存数据和指令的存储原语。该周结束时，基础 CPU 所需的部件已经齐备。

第 22 天——半加器与全加器

目标： 搭建最小算术电路，再把它串成多位加法器。

阅读： 半加器：迈入数字逻辑设计的第一步，再读半加器与全加器。

搭建： 半加器元件演示、1 位半加器，再搭建带进位全加器。参考：HALF_ADDER、FULL_ADDER。

第 23 天——行波进位与超前进位加法器

目标： 理解行波进位为什么随位宽增加而变慢，以及超前进位为何值得付出硅面积。

阅读： 掌握二进制加法：搭建 4 位行波进位，再读超前进位加法器：比行波进位更快。

搭建： 串接四个全加器，形成 4 位行波进位加法器，测量最坏传播时间。ADDER与 ADDER_8BIT元件是参考。

第 24 天——补码与有符号算术

目标： 理解如何用加法完成减法，以及如何计算符号与溢出标志。

阅读： 补码详解：有符号二进制算术。

搭建： 修改第 23 天的加法器：对第二操作数取反，并把输入进位设为 1，从而支持减法。验证它为负数产生正确补码结果。

第 25 天——比较器

目标： 搭建相等与大小比较器，并理解它们位于 CPU 的什么位置。

阅读： 数字比较器详解：相等与大小。

搭建： 使用 XNOR 和一棵 AND 树连接 4 位相等比较器。COMPARATOR 原语是参考。

第 26 天——ALU

目标： 把加法器、比较器与逻辑块连接在多路复用器之后，构建可编程算术单元。

阅读： ALU 如何工作：从逻辑门构建算术逻辑单元。

搭建： 4 位 ALU 演示，再进阶到 8 位 ALU 系统。参考：ALU、ALU_8BIT。

第 27 天——标志位

目标： 从 ALU 输出计算零、进位、符号与溢出标志，并把它们存储下来。

阅读： CPU 标志寄存器：进位、零、溢出、符号。

搭建： CPU 标志寄存器模板。FLAGS_REGISTER 原语是参考。

第 28 天——存储器：RAM 与 ROM

目标： 搭建可寻址存储器，并理解易失性 RAM 与非易失性 ROM 的区别。

阅读： RAM 与 ROM：通过电路理解本质区别。

搭建： 基础 RAM 存储系统与带地址控制的 RAM。元件参考：RAM、ROM。加餐：字节序文章，了解多字节值如何布局。

第 29–30 天——搭建完整 CPU

至此，已经具备基础 CPU 所需的每个部件。最后两天把它们组合起来。

第 29 天——取指—译码—执行周期

目标： 逐个微操作追踪一条指令从存储器一路经过执行与写回的全过程。

阅读： 可视化取指—译码—执行周期，再阅读篇幅更长的微处理器如何工作：深入解析取指—译码—执行。还要了解活动部件：程序计数器、指令寄存器与译码阶段。

搭建： 顺序指令执行器模板。在周期之间暂停，观察每一次寄存器传输。元件参考：PROGRAM_COUNTER_8BIT、INSTRUCTION_REGISTER、CONTROL_UNIT、ACCUMULATOR。

第 30 天——搭建自己的 CPU

目标： 把第四周的部件与第 29 天的程序计数器、指令寄存器和控制单元连接起来，形成一台可工作、可编程的 CPU。

阅读： 用仿真器从零搭建 CPU。

搭建： 从顺序指令执行器模板出发进行修改，加入一条新指令，再观看它运行。第一次用自己的汇编语言写程序，并看到自己的 CPU 执行它时，整条路线的投入都会得到回报。

30 天之后——下一步去哪里

按照该 30 天计划可以完成一台可工作的 CPU。此后可沿以下方向继续深入。

深入计算机体系结构

当基本周期已经成为直觉，下一层就是让现代 CPU 变快的技术：流水线、缓存、分支预测与乱序执行。本文的微处理器深度解析正是通往这些主题的桥梁。

更多算术

乘法和浮点运算各自都是一片完整领域。阅读布斯乘法器与 IEEE 754 浮点数，进入接下来的两个层次。

错误检测与纠正

真实系统会丢失或翻转位。奇偶校验、汉明码和校验和帮助系统在错误中继续可靠运行。阅读奇偶校验位教程与汉明码纠错。

专用编码

在普通二进制不够理想的场景中，格雷码和 BCD 经常登场。阅读格雷码详解与 BCD 基础。

工具与方法

开始仿真真实规模的电路后，调试工具就至关重要。阅读使用示波器调试数字电路，并查阅示波器元件参考。

编写教学内容

若需将所学内容用于教学，可参阅在课程或博客中嵌入交互式电路和SimCast 课程：逐步式电路教程。

选择工具

长期选用仿真器时，可参考2026 年数字逻辑仿真器对比与虚拟实验室与实体实验的关系。初次使用 DigiSim 时，可从 DigiSim.io 入门指南开始。

实践这份路线图的建议

以下方法有助于保持学习连续性，并巩固各阶段之间的知识联系。

• 每天记录学习内容。 在学习日志中简要记录关键结论，便于后续单元引用此前概念；第 23 天再次涉及多路复用器时，可迅速查阅第 12 天的记录。
• 先搭电路，再读文章。 先阅读任务目标并尝试独立接线，再根据暴露的问题阅读文章，可更有针对性地理解相关说明。
• 遇到问题时回到真值表。 几乎所有数字逻辑问题最终都能落实到真值表中的某一行。本文的逻辑门真值表参考可作为索引。
• 逐个时钟周期单步运行。 尤其从第三周开始，不应只让仿真器连续运行。逐周期观察有助于准确理解时序电路。
• 进入下一单元前复习上一单元。 简短复习有助于巩固前后知识关联。
• 保持学习连续性。 若日程发生变化，可缩短当天任务，但应保留必要的实践环节；长时间中断会削弱前期形成的知识联系。

可打印的阅读日程表

若希望一眼看到完整课程，可以使用下面这张表：

哪些地方最难，以及如何突破

不同学习单元的难度并不均匀：部分内容可直接通过阅读和接线掌握，另一些则需要更多时序分析。提前识别难点有助于合理分配学习时间。

学习过程中通常较难掌握的环节：

• 第 6 天（布尔代数）。 符号上的代数运算似乎与导线上的逻辑门脱节。解决办法是始终在代数式旁边画出电路。每做一次德摩根变换，就重画一次电路。正是这种视觉反馈把抽象概念牢牢固定下来。
• 第 10 天（卡诺图）。 卡诺图看起来像数独，但它不是——它是真值表在二维空间中的展开，其中相邻单元格恰好只相差一个变量。用格雷码顺序标注行列，验证这一性质，剩余技巧自然就会显现。
• 第 17 天（D 触发器）。 这是从电平敏感跃迁到边沿触发。大多数学生会低估它，因为两种符号几乎一样，但概念变化极大：触发器引入了一个时间上的不连续点。时刻 $t+\epsilon$ 的输出值取决于时刻 $t-\epsilon$ 的输入值，而不是时刻 $t$ 的输入值。此处应安排更多练习，并使同一组输入波形分别通过一个 D 锁存器和一个 D 触发器，并排比较两张时序图。
• 第 19 天（时序规范）。 建立时间、保持时间与亚稳态，是数字设计停止只谈布尔逻辑、开始承认其模拟物理基础的时刻。解决办法是彻底理解传播延迟文章：一旦接受逻辑门需要时间，而且这段时间会变化，所有时序规则都会变得必然。
• 第 26 天（ALU 集成）。 一台可工作的 ALU 有几十根导线，人很容易直接照抄原理图然后继续向前。不应直接照抄原理图；应一次选择一种操作和一个位，完整追踪信号，以建立稳定的分析模型。跳过该步骤会增加第 30 天集成工作的难度。
• 第 30 天（集成日）。 所有知识都会在这一天叠加。以前漏做过的任何搭建任务，都会在这里暴露出来。解决办法就是整个月都严格不跳过任何搭建。

概念较难但实现相对直接的几天：

• 第 5 天（NAND/NOR 的通用性）。 每一种逻辑门只需要一个证明电路。看懂如何用 NAND 构造 AND 之后，余下步骤都是机械推导。
• 第 12 天（多路复用器）。 MUX 就是带选择线的导线选择器，核心思想仅此而已。第 12 天介绍的“把 MUX 当作函数发生器”技巧很有趣，但并非必修。
• 第 22–24 天（算术）。 进入第四周后，加法器系列的实现步骤相对直接，可利用这些内容系统巩固算术基础。

若某项搭建任务暴露出理解困难，更应完成相应实践。只读不搭通常只能形成语言层面的描述能力，难以落实为正确接线。

每周结束时，怎样才算“完成”

每周结束都有一个检查点。如果做不到，就先重做这一周，再继续前进。

• 第一周结束。 给定一张四输入真值表，应能写出输出的布尔表达式，画出相应的门级电路，并预测任意输入下的输出。无论电路用 ANSI 还是 IEC 符号绘制，均应能够读懂。
• 第二周结束。 给定一个布尔函数，应能用卡诺图找到接近最小的实现，判断 SOP 与 POS 哪个成本更低，并为任务选对原语（MUX、译码器或编码器）。应能从零接出一个七段显示驱动器。
• 第三周结束。 给定一个时钟电路，应能预测它跨越多个时钟周期的波形。应能搭建任意模数的计数器，也能解释建立时间与保持时间为何存在，以及什么是亚稳态。
• 第四周结束。 应能搭建支持加法、减法、AND、OR 和 XOR，并能正确生成标志位的 n 位 ALU。应能连接 RAM，并用计数器对它寻址。
• 第 30 天结束。 应能用自己 CPU 的指令集写一段短程序，把它装入 RAM，按下复位，然后观察 CPU 执行。

为什么这份路线图有效

第三周的时序逻辑通常是学习难点，因为它要求建立组合逻辑阶段尚未涉及的时间模型。本路线图把逻辑门训练集中在第一周，使学习者进入第三周时不必同时复习 XOR 等基础概念。理论与实践交错安排，可及时将抽象概念落实为电路行为；最终的 CPU 集成则将逻辑门、触发器和多路复用器统一到同一条可执行数据通路中。

路线图可以扩展或压缩。若只有一周，可聚焦第一周、第二周及第四周的第 26–30 天，以保留课程主干。若有一学期，可将每个学习日扩展为两天，第二天用于练习和项目；更长周期则可沿“30 天之后”的分支继续学习流水线、错误纠正和浮点运算。

若教授数字逻辑，自由使用这份路线图：交给学生、按需定制或从它派生新版本。博客文章都可免费访问，仿真器模板也可以自由改编。建议师生共同完成实际电路构建，并交流成果。公开交流会让硬件学习更有趣。

30 天计划的不同版本

这份路线图有明确主张，但应把这些天看成一种顺序，而不是一份不可更改的合约。下面三种变体尤其值得说明。

冲刺版（10 天）。 若已有基础并希望压缩进度，把第 1–7 天各自的内容分别完成，再把第 2–4 周压缩为每周最具代表性的一个概念（卡诺图、D 触发器、ALU），并把第 8–10 天用于搭建 CPU。该方案会减少部分深度，但能保留主干。

马拉松版（90 天）。 把每一天扩展为“理论 + 搭建 + 延伸”。延伸环节要把当天概念用于文章未给出的新问题：用二输入 AND 搭建七输入 AND、设计一个六位计数器、仿真一台在串行位流中检测“1011”的 Mealy 状态机。这样就能把路线图变成一门完整课程。

主题驱动版。 若只关心一个结果——例如为个人项目设计自定义计数器——路线图中的依赖树会指出需要完成的学习单元。计数器依赖时钟和触发器，触发器依赖锁存器，锁存器又依赖逻辑门。从目标反向追溯到基础，即可形成定制计划。

把路线图与网站的其他内容连接起来

博客与仿真器被设计成一套统一资源。路线图是贯穿两者的精选路径，也可自由探索。

• 文档索引汇集已发布的 Logic 元件参考，并分别链接 Relay、Electricity 资料和聚焦的 Analog Beta 指南。需要确认 JK 触发器的 J、K 输入作用时，查阅 JK_FLIP_FLOP 元件参考通常比重读整篇文章更直接；应先查看索引，不能假定每个元件都有独立页面。
• 博客索引按时间倒序排列并带有标签。可按 primaryTag 筛选同一系列的全部文章。
• 定价页面说明哪些功能免费（本路线图中的全部内容都免费），以及哪些功能属于 Professional 套件（导出、高级模板和进阶课程）。
• 若想要带旁白、会在每一步暂停的课程式体验，可参阅 SimCast 课程。

若路线图中的某个主题尚无深入文章，通常表示相关内容已进入写作计划；后续更新可在博客中查看。

最后的话

可收藏本页并订阅 DigiSim 博客 RSS，以便在课程更新时获取新文章。完成计划后，可将所构建的 CPU 发布到适当平台；对其设计进行说明，有助于检验各部分的掌握程度。

第 1 天只差一次点击。打开数字逻辑 101，载入基础开关与灯演示，然后开始。

现在开始： 第 1 天的阅读材料是数字逻辑 101，搭建任务是基础开关与灯演示。收藏本页，订阅博客动态，明天回来继续第 2 天。