NAND 게이트: 모든 디지털 논리의 단일 구성 요소

요약: NAND 게이트는 모든 입력이 1이 아닌 한 1을 출력합니다( $Y = \overline{A \cdot B}$ ). 기능적으로 완전하여 — 다른 모든 부울 함수를 NAND 게이트만으로 구현할 수 있습니다. CMOS 실리콘에서 NAND는 NOR보다 적은 트랜지스터를 사용하고 더 빠르게 스위칭하기 때문에 현대 표준 셀 라이브러리를 지배하며, “NAND 플래시”가 그 이름을 갖게 된 이유이기도 합니다.

전자 부품 유통업체에서 구할 수 있는 74HC00 IC는 14핀 DIP 패키지 안에 네 개의 NAND 게이트를 담고 있으며, 가격은 몇 센트에 불과합니다. 그러나 이 평범한 칩 — 그리고 모든 현대 프로세서에 새겨진 수십억 개의 NAND 게이트 — 은 공학 역사상 가장 많이 제조된 논리 구조를 대표합니다.

이 글은 실용적이고 물리적인 컴포넌트로서의 NAND 게이트에 초점을 맞춥니다. CMOS 실리콘에서 어떻게 만들어지는지, 어떤 실제 IC들이 이를 구현하는지, 그 데이터시트가 무엇을 말해 주는지, 그리고 왜 반도체 경제성이 NAND 게이트를 상용 디지털 시스템의 지배적 구성 요소로 만들었는지를 다룹니다.

NAND 게이트 컴포넌트 다이어그램

NAND 게이트: 빠른 복습

본질적으로 NAND 게이트는 AND 게이트 뒤에 NOT 게이트를 붙인 것입니다. 두 개 이상의 입력을 받아 HIGH 출력(1)을 생성하는데, 모든 입력이 동시에 HIGH일 때에만 출력이 LOW(0)이 됩니다.

진리표

입력 A	입력 B	출력 Y
0	0	1
0	1	1
1	0	1
1	1	0

부울 식

$Y = \overline{A \cdot B}$

드 모르간 정리에 따라 이는 $Y = \bar{A} + \bar{B}$ 와 동등하며, 입력이 반전된 OR 게이트로서의 NAND의 이중적 본성을 드러냅니다.

NAND 게이트 동작 체험하기

CMOS 구현: 왜 NAND가 실리콘의 자연스러운 게이트인가

NAND가 왜 상용 IC 설계를 지배하는지 이해하려면 트랜지스터 수준을 살펴봐야 합니다. CMOS 기술에서 모든 논리 게이트는 두 개의 상보적 네트워크로 구성됩니다:

풀다운 네트워크 (PDN): 출력을 그라운드( $V_{SS}$ )에 연결하는 NMOS 트랜지스터.
풀업 네트워크 (PUN): 출력을 공급 전압( $V_{DD}$ )에 연결하는 PMOS 트랜지스터.

2-입력 NAND 게이트의 경우, PDN은 직렬의 두 NMOS 트랜지스터를 갖고, PUN은 병렬의 두 PMOS 트랜지스터를 갖습니다. 이 배치는 결정적인 이점을 갖습니다. NMOS 트랜지스터(전자를 전하 운반자로 사용)는 본질적으로 PMOS 트랜지스터(정공을 사용)보다 빠릅니다. 더 빠른 NMOS 트랜지스터를 직렬로, 더 느린 PMOS 트랜지스터를 병렬로 배치함으로써, NAND 게이트는 최소한의 트랜지스터 크기로 균형 잡힌 상승/하강 시간을 달성합니다.

이것을 PMOS 트랜지스터가 직렬인 NOR 게이트와 비교해 보세요. 직렬 PMOS 트랜지스터는 저항을 더하고, 풀업 전이를 느리게 하며, 이를 보상하기 위해 더 넓은(더 큰) 트랜지스터를 필요로 합니다. 이것이 CMOS에서 2-입력 NAND 게이트가 단지 4개의 트랜지스터만 필요로 하고 동등한 NOR 게이트보다 적은 실리콘 면적을 차지하는 이유입니다.

반면 AND 게이트는 NAND 게이트 뒤에 인버터가 필요해 — 총 6개의 트랜지스터입니다. 이 50%의 트랜지스터 오버헤드가 ASIC 설계 흐름에서 합성 도구가 가능한 한 NAND 기반 구현을 선호하는 이유입니다.

실제 IC: 74HC00과 CD4011

NAND 게이트는 TTL(Transistor-Transistor Logic) 계열의 초창기부터 이산 IC로 사용되어 왔습니다. 가장 널리 사용되는 두 개의 NAND 게이트 IC는 서로 다른 기술 세대를 보여 줍니다:

74HC00: 고속 CMOS

74HC00은 14핀 DIP(또는 SOIC) 패키지의 4개 2-입력 NAND 게이트입니다. 74HC(High-speed CMOS) 계열에 속하며, 교육 및 프로토타이핑 맥락에서 아마도 가장 흔히 사용되는 논리 IC일 것입니다.

주요 데이터시트 파라미터(전형값, $V_{CC}$ = 5V, 25°C):

파라미터	기호	전형값
공급 전압	$V_{CC}$	2V ~ 6V
전파 지연 (L에서 H로)	$t_{PLH}$	9 ns
전파 지연 (H에서 L로)	$t_{PHL}$	9 ns
출력 전류 (소스)	$I_{OH}$	-4 mA
출력 전류 (싱크)	$I_{OL}$	4 mA
정지 전류	$I_{CC}$	1 uA
팬아웃 (74HC 입력에 대해)	—	약 10

핀 다이어그램 (14핀 DIP):

핀 1, 2 -> 게이트 1 입력; 핀 3 -> 게이트 1 출력
핀 4, 5 -> 게이트 2 입력; 핀 6 -> 게이트 2 출력
핀 9, 10 -> 게이트 3 입력; 핀 8 -> 게이트 3 출력
핀 12, 13 -> 게이트 4 입력; 핀 11 -> 게이트 4 출력
핀 7 -> GND; 핀 14 -> $V_{CC}$

CD4011: 클래식 CMOS

CD4011은 4000-시리즈 계열의 CMOS 대응 제품입니다. 더 넓은 공급 전압 범위(3V~18V)를 갖지만 전파 지연이 더 느립니다(5V에서 일반적으로 50-125 ns). 그 이점은 초저전력 소비와 광범위한 공급 전압에 대한 내성으로, 배터리 구동 및 산업용 응용 분야에서 인기가 있습니다.

어떤 것을 언제 쓸까:

브레드보드 프로젝트와 1 MHz 이상의 클록에 동기화된 모든 것에는 74HC00을 사용하세요.
속도가 중요하지 않은 저전력, 광전압 범위 응용에는 CD4011을 사용하세요.

타이밍 사양: 데이터시트 읽기

진지한 설계 작업에서는 데이터시트의 전파 지연 수치가 여러분의 제약 조건입니다. 이 수치들이 실제로 무엇을 의미하는지 살펴봅시다.

74HC00 게이트의 전형적 $t_{pd}$ 는 9 ns입니다. NAND 게이트를 세 개 연결(예: NAND-only 구성으로 OR 게이트를 만들 때)하면, 임계 경로의 총 지연은 약 $2 \times 9 = 18$ ns입니다(신호는 모든 입력에 대해 세 게이트 모두를 직렬로 통과하지 않고, 입력 인버터와 최종 NAND를 통과합니다).

50 MHz(20 ns 클록 주기)에서는 단지 2 ns의 타이밍 마진만 남습니다. 100 MHz에서는 지연이 클록 주기를 완전히 초과합니다. 이것이 고속 설계가 이산 NAND 게이트로 구성하는 대신 표준 셀 라이브러리의 전용 OR 셀을 사용하는 이유입니다.

흔한 함정: 전파 지연 누적

모든 것을 NAND 게이트로 만들 때, 지연은 각 단계에서 누적됩니다. NAND 기반 OR 게이트의 임계 경로 지연은 $\approx 2 \times t_{pd}$ 입니다. NAND 기반 XOR의 임계 경로는 $\approx 3 \times t_{pd}$ (세 게이트 레벨)입니다. 복잡한 회로에서 이러한 누적된 지연은 최대 클록 주파수를 제한하고 타이밍 해저드(timing hazard) — 서로 다른 경로의 신호가 다른 시점에 도착할 때 발생하는 순간적인 잘못된 출력인 글리치라 불림 — 를 유발할 수 있습니다.

OSCILLOSCOPE로 검증하기

digisim.io에서 전파 지연 누적을 관찰하려면, NAND 기반 OR 게이트(세 개의 NAND 게이트)와 네이티브 OR 게이트를 나란히 만드세요. 동일한 CLOCK 신호를 양쪽 회로에 공급합니다. OSCILLOSCOPE 채널 세 개를 연결합니다: 하나는 CLOCK 입력에, 하나는 네이티브 OR 출력에, 하나는 NAND 기반 OR 출력에.

두 출력 모두 클록을 추적하지만, NAND 기반 버전이 오른쪽으로 더 이동되어 있는 것을 보게 됩니다. 그 추가 수평 오프셋이 NAND-only 구성을 사용하는 대가로 지불하는 지연 세금입니다.

NAND 범용 논리 템플릿

NAND 범용 논리 템플릿 열기

제조상의 이점: 왜 NAND가 실리콘 전쟁에서 승리했나

IC 제조에서 NAND 게이트의 지배는 우연이 아닙니다. 세 가지 상호 연관된 이점에서 비롯됩니다:

1. 트랜지스터 수

2-입력 NAND 게이트는 4개의 트랜지스터를 사용합니다. AND 게이트는 6개(NAND + 인버터)가 필요합니다. OR 게이트는 6개(두 개의 인버터 + NAND)가 필요합니다. 다이에 100억 개의 트랜지스터를 집어넣을 때, 게이트 수준의 트랜지스터 수가 33% 감소하는 것은 더 작은 다이 면적, 더 높은 수율, 그리고 칩당 더 낮은 비용으로 직결됩니다.

2. 속도

NMOS 풀다운 네트워크(NAND의 속도 임계 경로)는 적당한 저항만 있는 트랜지스터들이 직렬로 연결되어 있고, PMOS 풀업 네트워크는 트랜지스터들이 병렬로 연결되어 있어(낮은 저항), NAND 게이트는 등가 NOR 게이트보다 더 빠른 스위칭을 달성합니다. 첨단 공정 노드(7 nm, 5 nm, 3 nm)에서 이 속도 이점은 수십억 개의 게이트에 걸쳐 복리로 작용합니다.

3. 표준 셀 라이브러리

현대 칩 설계는 표준 셀 라이브러리 — 파운드리가 제공하는 사전 특성화된 게이트 레이아웃 — 에 의존합니다. 이러한 라이브러리는 NAND 편향이 강합니다. 전형적인 라이브러리는 NAND2, NAND3, NAND4, 심지어 NAND2X2(2배 구동 강도의 NAND) 셀을 제공할 수 있으며, 각각은 면적, 속도, 전력에 대해 최적화되어 있습니다. EDA 합성 도구는 여러분의 RTL(Register-Transfer Level) 설계를 이러한 셀에 매핑하며, 최적화 도구는 NAND 기반 구현이 최고의 면적-지연-전력 곱을 제공하기 때문에 자연스럽게 NAND 기반 구현으로 끌립니다.

실제 응용

NAND 플래시 메모리

가장 유명한 응용은 이름 자체로 드러납니다: NAND 플래시(NAND Flash). NAND 플래시 메모리에서 부동 게이트(floating-gate) 트랜지스터들은 직렬로 연결되는데 — NAND 게이트의 NMOS 풀다운 네트워크와 동일한 토폴로지입니다. 이 직렬 연결은 NAND 플래시를 NOR 플래시(트랜지스터가 병렬)보다 더 조밀하게 만들어, 현대 SSD, USB 드라이브, 스마트폰의 대용량 저장을 가능하게 합니다.

ASIC 주소 디코더

프로세서 내부에서 주소 디코더는 어떤 메모리 위치나 주변 장치에 접근하는지를 결정합니다. 다중 입력 NAND 게이트는 “이 정확한 비트 패턴과 일치한다”는 함수를 자연스럽게 구현합니다. 4비트 주소 1101의 경우, 디코더는 세 번째 비트(0)를 반전시키고 네 라인 모두를 4-입력 NAND에 공급합니다. 출력은 주소가 정확히 일치할 때에만 LOW가 됩니다 — CMOS에서 잘 확장되는 컴팩트하고 빠른 구현입니다.

XOR 차이 검출기 템플릿

실습: NAND 게이트로 HALF_ADDER 만들기

5-NAND-게이트 HALF_ADDER는 범용성과 실용적인 게이트 경제성을 함께 묶는 고전적인 설계 연습입니다.

HALF_ADDER는 두 개의 출력이 필요합니다: 합(Sum, $A \oplus B$ )과 자리올림(Carry, $A \cdot B$ ). XOR 함수만으로도 4개의 NAND 게이트가 필요하고, AND 함수는 2개가 필요합니다. 단순하게 보면 6개의 게이트입니다. 그러나 중간 신호를 공유하면 5개로 해낼 수 있습니다:

게이트 1: 입력 A와 B. 출력은 $W_1 = \overline{A \cdot B}$ .
게이트 2: 입력 A와 $W_1$ . 출력은 $W_2$ .
게이트 3: 입력 B와 $W_1$ . 출력은 $W_3$ .
게이트 4: 입력 $W_2$ 와 $W_3$ . 출력은 합( $A \oplus B$ ).
게이트 5: 입력 $W_1$ 과 $W_1$ (함께 연결). 출력은 자리올림( $A \cdot B$ ).

게이트 5는 $\overline{A \cdot B}$ 인 $W_1$ 에 인버터를 적용한 것입니다. 이를 반전하면 자리올림 $A \cdot B$ 가 나옵니다. 게이트 1의 출력( $W_1$ )이 XOR 구성과 자리올림 경로 사이에서 공유되어, 게이트 하나를 절약합니다.

이를 digisim.io에서 만들고 두 출력을 반가산기 진리표에 대해 검증하세요. OSCILLOSCOPE를 사용해 합 출력의 지연이 자리올림 출력의 지연보다 약간 더 길다는 것(세 게이트 레벨 vs. 두 게이트 레벨)을 확인하세요.

XOR NAND 회로 탐색

커리큘럼 연결

이 글은 다음과 연결됩니다:

숨겨진 영웅: NOR 게이트가 아폴로를 어떻게 만들었나 — 대안적 범용 게이트.
전파 지연 — 지연 누적이 실제 설계에 어떻게 영향을 미치는가.
SR 래치 — NAND 기반 메모리 셀과 플립플롭의 기초.

도전 과제

NAND 게이트만 사용해 2-to-1 멀티플렉서를 만들어 보세요. 부울 식은 $Y = (\bar{S} \cdot A) + (S \cdot B)$ 입니다. 드 모르간 변환을 사용하면 이를 전부 NAND로 구현할 수 있습니다. 게이트 수를 세고 OSCILLOSCOPE로 임계 경로 지연을 측정하세요.

NAND 컴포넌트 레퍼런스 열기 또는 새 회로 시작하기.