La porte NAND : le bloc de construction unique de toute la logique numérique

TL;DR : une porte NAND produit 1 sauf si toutes les entrées valent 1 ( $Y = \overline{A \cdot B}$ ). Elle est fonctionnellement complète — toute autre fonction booléenne peut être réalisée uniquement avec des portes NAND. Dans le silicium CMOS, NAND utilise moins de transistors et commute plus vite que NOR, ce qui explique sa domination dans les bibliothèques de cellules standard modernes et le nom de la « NAND Flash ».

Un circuit intégré 74HC00, disponible chez n’importe quel distributeur d’électronique, regroupe quatre portes NAND dans un boîtier DIP 14 broches pour quelques centimes. Pourtant, cette puce sans prétention — et les milliards de portes NAND gravées dans chaque processeur moderne — représente la structure logique la plus fabriquée de l’histoire de l’ingénierie.

Cet article se concentre sur la porte NAND en tant que composant physique et pratique : comment elle est fabriquée en silicium CMOS, quels circuits intégrés réels la mettent en œuvre, ce que leurs fiches techniques vous indiquent, et pourquoi l’économie des semi-conducteurs a fait de la porte NAND le bloc de construction dominant pour les systèmes numériques commerciaux.

Diagramme du composant porte NAND

La porte NAND : rappel rapide

Dans son principe, une porte NAND est une porte ET suivie d’une porte NON. Elle prend deux entrées ou plus et produit une sortie HAUTE (1) sauf si toutes les entrées sont simultanément HAUTES, auquel cas la sortie est BASSE (0).

Table de vérité

Entrée A	Entrée B	Sortie Y
0	0	1
0	1	1
1	0	1
1	1	0

Expression booléenne

$Y = \overline{A \cdot B}$

D’après le théorème de De Morgan, cela équivaut à $Y = \bar{A} + \bar{B}$ , ce qui révèle la double nature de la porte NAND : une porte OU à entrées inversées.

Essayer le comportement de la porte NAND

Mise en œuvre CMOS : pourquoi NAND est la porte naturelle du silicium

Pour comprendre pourquoi NAND domine la conception commerciale de circuits intégrés, il faut descendre au niveau du transistor. En technologie CMOS, chaque porte logique se compose de deux réseaux complémentaires :

Réseau de tirage vers le bas (Pull-Down Network, PDN) : des transistors NMOS reliant la sortie à la masse ( $V_{SS}$ ).
Réseau de tirage vers le haut (Pull-Up Network, PUN) : des transistors PMOS reliant la sortie à la tension d’alimentation ( $V_{DD}$ ).

Pour une porte NAND à 2 entrées, le PDN comporte deux transistors NMOS en série, et le PUN comporte deux transistors PMOS en parallèle. Cette disposition présente un avantage critique : les transistors NMOS (qui utilisent les électrons comme porteurs de charge) sont intrinsèquement plus rapides que les transistors PMOS (qui utilisent les trous). En plaçant les NMOS plus rapides en série et les PMOS plus lents en parallèle, la porte NAND obtient des temps de montée et de descente équilibrés avec un dimensionnement minimal des transistors.

Comparez avec une porte NOR, où les transistors PMOS sont en série. Des PMOS en série ajoutent de la résistance, ce qui ralentit la transition de tirage vers le haut et nécessite des transistors plus larges (plus grands) pour compenser. Voilà pourquoi, en CMOS, une porte NAND à 2 entrées ne requiert que 4 transistors et occupe moins de silicium qu’une porte NOR équivalente.

Une porte ET, à l’inverse, nécessite une porte NAND suivie d’un inverseur — 6 transistors au total. Ce surcoût de 50 % en transistors explique pourquoi les outils de synthèse dans le flot de conception ASIC privilégient autant que possible les implémentations à base de NAND.

Vrais circuits intégrés : le 74HC00 et le CD4011

La porte NAND est disponible sous forme de CI discret depuis les tout premiers jours de la famille TTL (Transistor-Transistor Logic). Deux des CI à porte NAND les plus utilisés illustrent différentes générations technologiques :

Le 74HC00 : CMOS haute vitesse

Le 74HC00 est un quadruple porte NAND à 2 entrées en boîtier DIP 14 broches (ou SOIC). Il appartient à la famille 74HC (High-speed CMOS) et est peut-être le CI logique le plus utilisé dans l’enseignement et le prototypage.

Paramètres clés de la fiche technique (typique à $V_{CC}$ = 5 V, 25 °C) :

Paramètre	Symbole	Valeur typique
Tension d’alimentation	$V_{CC}$	2 V à 6 V
Retard de propagation (L vers H)	$t_{PLH}$	9 ns
Retard de propagation (H vers L)	$t_{PHL}$	9 ns
Courant de sortie (source)	$I_{OH}$	-4 mA
Courant de sortie (drain)	$I_{OL}$	4 mA
Courant de repos	$I_{CC}$	1 µA
Fan-out (vers entrées 74HC)	—	~10

Diagramme des broches (DIP 14 broches) :

Broches 1, 2 -> entrées de la porte 1 ; broche 3 -> sortie de la porte 1
Broches 4, 5 -> entrées de la porte 2 ; broche 6 -> sortie de la porte 2
Broches 9, 10 -> entrées de la porte 3 ; broche 8 -> sortie de la porte 3
Broches 12, 13 -> entrées de la porte 4 ; broche 11 -> sortie de la porte 4
Broche 7 -> GND ; broche 14 -> $V_{CC}$

Le CD4011 : CMOS classique

Le CD4011 est l’équivalent CMOS de la famille 4000. Il offre une plage de tension d’alimentation plus large (3 V à 18 V) mais un retard de propagation plus lent (typiquement 50-125 ns à 5 V). Son avantage est une consommation ultra-faible et une tolérance à une large gamme de tensions, ce qui le rend populaire dans les applications alimentées par batterie et industrielles.

Quand utiliser quoi :

Utilisez le 74HC00 pour les projets sur breadboard et tout ce qui est synchronisé à une horloge au-dessus de 1 MHz.
Utilisez le CD4011 pour les applications basse consommation à large plage de tension où la vitesse n’est pas critique.

Spécifications temporelles : lire la fiche technique

Pour tout travail de conception sérieux, les chiffres de retard de propagation de la fiche technique sont vos contraintes. Voyons ce que ces chiffres signifient en pratique.

Une porte 74HC00 a un $t_{pd}$ typique de 9 ns. Si vous chaînez trois portes NAND (par exemple pour construire une porte OU avec une construction uniquement-NAND), le retard total est d’environ $2 \times 9 = 18$ ns pour le chemin critique (le signal passe par l’inverseur d’entrée et la NAND finale, et non par les trois portes en série pour chaque entrée).

À 50 MHz (période d’horloge de 20 ns), cela ne laisse que 2 ns de marge temporelle. À 100 MHz, le retard dépasse entièrement la période d’horloge. Voilà pourquoi les conceptions à haute vitesse utilisent des cellules OU dédiées issues de bibliothèques de cellules standard plutôt que de les construire à partir de portes NAND discrètes.

Piège courant : empilement des retards de propagation

Lorsqu’on construit tout à partir de portes NAND, les retards s’accumulent à chaque étage. Une porte OU à base de NAND a un retard de chemin critique de $\approx 2 \times t_{pd}$ . Un XOR à base de NAND a un chemin critique de $\approx 3 \times t_{pd}$ (trois niveaux de porte). Dans un circuit complexe, ces retards empilés peuvent limiter la fréquence d’horloge maximale et introduire des aléas temporels — des sorties momentanément incorrectes appelées glitches, qui surviennent quand les signaux sur des chemins différents arrivent à des instants différents.

Vérification avec l’OSCILLOSCOPE

Pour observer l’empilement des retards de propagation sur digisim.io, construisez côte à côte une porte OU à base de NAND (trois portes NAND) et une porte OU native. Fournissez le même signal CLOCK aux deux circuits. Connectez trois canaux d’OSCILLOSCOPE : un à l’entrée CLOCK, un à la sortie OU native et un à la sortie OU à base de NAND.

Vous verrez que les deux sorties suivent l’horloge, mais que la version à base de NAND est décalée davantage vers la droite. Ce décalage horizontal supplémentaire est la « taxe de retard » que vous payez en construction uniquement-NAND.

Modèle Logique universelle NAND

Ouvrir le modèle Logique universelle NAND

Avantages de fabrication : pourquoi NAND a gagné la guerre du silicium

La domination de la porte NAND dans la fabrication de CI n’est pas un accident. Elle découle de trois avantages interdépendants :

1. Nombre de transistors

Une porte NAND à 2 entrées utilise 4 transistors. Une porte ET en exige 6 (NAND + inverseur). Une porte OU en exige 6 (deux inverseurs + NAND). Quand on fait tenir 10 milliards de transistors sur une puce, une réduction de 33 % du nombre de transistors au niveau porte se traduit directement par une surface de puce plus faible, un meilleur rendement et un coût par puce moindre.

2. Vitesse

Comme le réseau de tirage vers le bas NMOS (le chemin critique en vitesse pour NAND) a des transistors en série avec seulement une résistance modérée, et que le réseau de tirage vers le haut PMOS a des transistors en parallèle (faible résistance), la porte NAND commute plus vite que la porte NOR équivalente. Dans les nœuds technologiques avancés (7 nm, 5 nm, 3 nm), cet avantage de vitesse se cumule sur des milliards de portes.

3. Bibliothèques de cellules standard

La conception moderne des puces s’appuie sur des bibliothèques de cellules standard — des layouts de portes précaractérisés fournis par le fondeur. Ces bibliothèques sont fortement orientées NAND. Une bibliothèque typique peut proposer des cellules NAND2, NAND3, NAND4, voire NAND2X2 (NAND à puissance de pilotage doublée), chacune optimisée en surface, vitesse et consommation. L’outil de synthèse EDA mappe votre conception RTL (Register-Transfer Level) sur ces cellules, et l’optimiseur gravite naturellement vers les implémentations à base de NAND parce qu’elles offrent le meilleur compromis surface-délai-consommation.

Applications concrètes

Mémoire NAND Flash

L’application la plus célèbre porte le nom directement : la NAND Flash. Dans la mémoire NAND Flash, des transistors à grille flottante sont connectés en série — la même topologie que le réseau NMOS de tirage vers le bas d’une porte NAND. Cette connexion en série rend la NAND Flash plus dense que la NOR Flash (où les transistors sont en parallèle), ce qui permet les capacités de stockage massives des SSD modernes, des clés USB et des smartphones.

Décodeurs d’adresse d’ASIC

Au sein d’un processeur, des décodeurs d’adresse déterminent quelle case mémoire ou quel périphérique est accédé. Une porte NAND multi-entrées implémente naturellement la fonction « correspond exactement à ce motif binaire ». Pour une adresse 4 bits 1101, le décodeur inverse le troisième bit (le 0) et fournit les quatre lignes à une NAND à 4 entrées. La sortie passe à l’état BAS uniquement quand l’adresse correspond exactement — une implémentation compacte et rapide qui passe bien à l’échelle en CMOS.

Modèle Détecteur de différence XOR

Pratique : construire un HALF_ADDER à partir de portes NAND

Le HALF_ADDER à 5 portes NAND est un exercice de conception classique qui réunit universalité et économie pratique des portes.

Un HALF_ADDER a besoin de deux sorties : la Somme ( $A \oplus B$ ) et la Retenue ( $A \cdot B$ ). La seule fonction XOR prend 4 portes NAND, et la fonction ET en prend 2. Naïvement, cela fait 6 portes. Mais en partageant un signal intermédiaire, on peut le faire en 5 :

Porte 1 : entrées A et B. Sortie $W_1 = \overline{A \cdot B}$ .
Porte 2 : entrées A et $W_1$ . Sortie $W_2$ .
Porte 3 : entrées B et $W_1$ . Sortie $W_3$ .
Porte 4 : entrées $W_2$ et $W_3$ . Sortie : la Somme ( $A \oplus B$ ).
Porte 5 : entrées $W_1$ et $W_1$ (reliées ensemble). Sortie : la Retenue ( $A \cdot B$ ).

La porte 5 est simplement un inverseur appliqué à $W_1$ , qui vaut $\overline{A \cdot B}$ . L’inverser donne $A \cdot B$ — la retenue. La sortie de la porte 1 ( $W_1$ ) est partagée entre la construction XOR et le chemin de retenue, ce qui économise une porte.

Construisez cela sur digisim.io et vérifiez les deux sorties contre la table de vérité du demi-additionneur. Utilisez l’OSCILLOSCOPE pour confirmer que la sortie Somme présente un retard légèrement plus grand que la sortie Retenue (trois niveaux de porte contre deux).

Explorer le circuit XOR NAND

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Le héros méconnu : comment la porte NOR a construit Apollo — l’autre porte universelle.
Retard de propagation — comment l’empilement des retards affecte les conceptions réelles.
Le verrou SR — cellules mémoire à base de NAND et fondement des bascules.

Votre défi

Construisez un MULTIPLEXEUR 2 vers 1 uniquement avec des portes NAND. L’expression booléenne est $Y = (\bar{S} \cdot A) + (S \cdot B)$ . Avec les transformations de De Morgan, vous pouvez l’implémenter entièrement en NAND. Comptez vos portes et mesurez le retard du chemin critique avec l’OSCILLOSCOPE.

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