전파 지연: 디지털 속도를 좌우하는 물리 법칙

전파 지연은 입력 전이와 그에 대응하는 출력 전이 사이의 시간입니다. 부하, 인터커넥트, 동작 조건, 경로 깊이가 타이밍을 어떻게 결정하는지 알아봅니다.

Denny

2026년 1월 14일약 7분 소요

Chalkboard feature illustration for “전파 지연: 디지털 속도를 좌우하는 물리 법칙”

요약: 전파 지연( $t_{pd}$ )은 지정된 입력 임계값 통과 시점과 그에 대응하는 출력 임계값 통과 시점 사이의 간격입니다. 이는 소자, 부하, 입력 슬루율, 전압, 온도, 공정, 배선에 따라 달라집니다. 동기 논리에서 최대 데이터 경로 지연은 셋업 타이밍에, 최소 지연은 홀드 타이밍에 영향을 주므로 둘 다 검사해야 합니다.

실제 게이트와 배선은 즉시 반응하지 않습니다. 짧은 칩 내부 경로에서는 피코초 단위일 수 있지만, 보드 수준 소자나 부하가 큰 네트워크에서는 나노초 이상이 될 수 있습니다. 중요한 것은 설계 전체의 게이트 수가 아니라, 출발 지점과 캡처 지점 사이 각 경로를 따라 발생하는 지연입니다.

NOT 게이트 구성 요소 다이어그램

NOT 게이트 구성 요소 살펴보기

지연의 구조

전파 지연은 정의된 전압 임계값 사이에서 측정하며, 보통 입력 전이의 중간점부터 대응하는 출력 전이의 중간점까지 잽니다. 정확한 시험 전압, 부하, 전원, 입력 파형은 소자 데이터시트에 명시됩니다.

이 지연은 하나의 균일한 값이 아닙니다. 트랜지스터를 “켜는” 과정과 “끄는” 과정의 물리가 다르므로, 두 가지 방식으로 구분해 측정합니다.

$t_{pLH}$ (로우에서 하이로의 지연): 출력이 논리 0(로우)에서 논리 1(하이)로 전이하는 데 걸리는 시간입니다.
$t_{pHL}$ (하이에서 로우로의 지연): 출력이 논리 1(하이)에서 논리 0(로우)로 전이하는 데 걸리는 시간입니다.

풀업과 풀다운 네트워크의 구동 세기가 반드시 같을 필요는 없으므로 $t_{pLH}$ 와 $t_{pHL}$ 은 서로 다를 수 있습니다. 어느 쪽이 더 큰지는 트랜지스터 크기와 출력 부하가 결정하며, 논리 함수만 보고 한 방향을 가정해서는 안 됩니다. 특성화에는 때때로 평균값이 유용합니다.

t_{pd} = \frac{t_{pLH} + t_{pHL}}{2}

최악 조건의 디지털 타이밍에서는 보통 이 평균 대신 관련 지연 아크의 최대값 또는 최소값을 사용합니다. 상승 및 하강 지연의 불일치는 클록 네트워크의 듀티 사이클 왜곡에도 영향을 줄 수 있습니다.

기술 사양: NOT 게이트

지연을 이해하려면 가장 단순한 논리 소자인 NOT 게이트부터 알아야 합니다. 논리는 단순하지만, 물리적 동작은 모든 타이밍 분석의 토대입니다.

입력 전이	출력 전이	지연 기호
1 → 0	0 → 1	$t_{pLH}$
0 → 1	1 → 0	$t_{pHL}$

이 동작의 부울 식은 다음과 같습니다.

Y = \overline{A}

논리 시뮬레이터는 이상적인 0 지연 게이트 또는 구성 요소별로 단순화한 지연을 사용할 수 있습니다. 이는 이벤트 순서와 해저드를 배우는 데 유용하지만, 실제 소자의 타이밍 모델, 데이터시트 한계, 정적 타이밍 분석을 대체하지는 못합니다.

물리적 기원: 즉시 반응이 불가능한 이유

전파 지연은 유한한 저항을 통해 커패시턴스를 충전하는 과정과 인터커넥트를 따라 신호가 이동하는 과정에서 생깁니다. 여러 변수가 동시에 영향을 미칩니다.

1. 트랜지스터 및 내부 노드 지연

논리 게이트에는 기생 커패시턴스를 가진 트랜지스터 네트워크가 들어 있습니다. 상태를 바꾸려면 유한한 트랜지스터 저항을 통해 내부 및 출력 노드를 충전하거나 방전해야 합니다. 소자 형상, 입력 슬루율, 전원 전압, 온도, 제조 편차가 모두 결과에 영향을 줍니다.

2. 인터커넥트 저항, 커패시턴스, 전파 시간

금속 인터커넥트에는 저항이 있으며 인접 도체와의 커패시턴스도 있습니다. 짧은 칩 내부 배선은 흔히 분포 RC 네트워크로 모델링하고, 긴 PCB 트레이스는 유한한 전파 속도를 가진 전송선으로 동작합니다. 결합, 형상, 종단, 수신 임계값은 목적지가 에지를 인식하는 시점에 영향을 줍니다.

3. 부하 커패시턴스와 팬아웃

구동되는 각 입력, 패키지 핀, 프로브, 인터커넥트 길이는 모두 부하를 더합니다. 커패시턴스가 커질수록 일반적으로 출력 에지는 느려지고 다음 임계값에서 측정하는 전파 지연도 바뀝니다. 데이터시트 지연 한계는 명시된 시험 조건에서만 유효하므로, 15 pF 또는 50 pF에서 제시된 수치를 다른 부하에 그대로 적용해서는 안 됩니다.

AND 게이트 구성 요소 다이어그램

임계 경로: 회로의 궁극적 속도 한계

다단 논리 경로에서는 셀 및 인터커넥트 지연이 누적됩니다. 병렬 분기의 지연이 모두 더해지는 것은 아니며, 타이밍은 출발 지점에서 캡처 지점까지 가능한 각 경로를 따릅니다.

이로부터 임계 경로라는 개념이 나옵니다. 이는 특정 제약과 동작 조건에서 셋업 슬랙이 가장 작은 경로입니다. 단순한 단일 클록 설계에서는 흔히 레지스터 간 최대 지연이 가장 긴 경로이지만, 실제 타이밍 도구는 입력/출력 경로, 생성 클록, 클록 스큐, 예외도 분석합니다.

digisim.io의 ADDER 구성 요소로 만들 수 있는 고전적인 4비트 리플 캐리 가산기를 생각해 봅시다. 이는 네 개의 전가산기 회로를 연쇄 연결해 만듭니다. 첫 번째 단계의 합 비트( $S_0$ )는 빠르게 계산됩니다. 그러나 두 번째 단계의 합( $S_1$ )을 계산하려면 첫 단계의 캐리 출력 비트( $C_{out}$ )가 필요합니다. 이 의존성은 계속 이어집니다. 마지막 합 비트 $S_3$ 은 캐리 신호가 앞선 세 단계를 모두 “리플”처럼 통과하기 전에는 계산할 수 없습니다.

각 전가산기 캐리 단계의 지연이 비슷하게 $t_{carry}$ 라면, 4비트 리플 설계의 최종 캐리는 배선 및 부하 효과에 더해 대략 $4t_{carry}$ 가 걸립니다. 같은 토폴로지를 64비트로 확장하면 캐리 경로는 거의 선형적으로 길어지며, 이것이 캐리 룩어헤드와 병렬 프리픽스 구조를 쓰는 동기가 됩니다.

이상적인 클록 도착을 가정한 단순한 동일 클록 경로에서는, 클록 주기가 소스 레지스터의 데이터 출발, 최대 지연 경로의 안정화, 목적 레지스터의 셋업 시간을 모두 허용해야 합니다.

T_{clk} \ge t_{clk-q} + t_{pd(critical)} + t_{setup}

여기서:

$t_{clk-q}$ 는 클록 에지 이후 레지스터 출력이 변하는 데 걸리는 시간입니다.
$t_{pd(critical)}$ 는 레지스터 사이에서 가장 긴 논리 경로의 지연입니다.
$t_{setup}$ 은 다음 클록 에지 전에 레지스터 입력에서 데이터가 안정되어 있어야 하는 시간입니다.

이 단순화한 모델에서 이에 대응하는 상한은 다음과 같습니다.

f_{max} = \frac{1}{T_{clk(min)}}

실제 정적 타이밍 분석은 클록 도착 시간과 불확실성도 포함하며, 많은 공정·전압·온도 코너를 평가합니다. 별도의 최소 지연 검사는 홀드 시간을 확인합니다. 경로는 셋업을 통과하면서도 홀드에는 실패할 수 있습니다.

4비트 이진 카운터 템플릿 열기

흔한 함정: 글리치, 해저드, 경쟁 조건

관련 신호가 서로 다른 지연의 경로를 지나 나중에 다시 합류하면 출력이 잠시 의도하지 않은 값을 가질 수 있습니다. 이를 조합 논리 해저드라고 합니다. “경쟁”이라는 말은 더 넓은 의미로 비동기 또는 순차 회로의 상태 의존 동작에도 쓰이므로, 두 용어는 정확한 동의어가 아닙니다.

흔한 예는 $Y = A \cdot \overline{A}$ 입니다. 수학적으로 이는 항상 0입니다. 실제 게이트로 만들면 $A$ 는 AND 게이트에 직접 들어가는 동시에, 출력이 같은 AND 게이트로 들어가는 NOT 게이트에도 입력됩니다.

$A$ 가 0에서 1로 전이하면 AND 게이트로 가는 직접 경로는 새 값 1을 거의 즉시 봅니다. 그러나 다른 경로는 먼저 NOT 게이트를 통과해야 하며, 이때 전파 지연 $t_{pd(NOT)}$ 가 생깁니다. $t_{pd(NOT)}$ 와 같은 아주 짧은 순간 동안 AND 게이트의 두 입력은 모두 1입니다(직접 경로의 새 $A$ 값과 인버터를 통해 아직 전파 중인 $\overline{A}$ 의 이전 값). 그 결과 출력 $Y$ 는 원래 0으로 남아야 하는데도 순간적으로 1 펄스를 내는 글리치가 발생합니다. (교과서에서는 이를 정적 0 해저드라고 합니다. 출력은 LOW로 유지되어야 하지만 잠시 HIGH가 됩니다.)

과도 현상은 하류 레지스터의 샘플링 창 전에 안정되면 무해할 수 있지만, 비동기 제어, 클록 또는 그 밖의 펄스 민감 입력에 도달하면 해로울 수 있습니다. 파형 뷰어는 시뮬레이터가 이를 만드는 불균등한 경로 지연을 모델링할 때에만 이벤트를 드러낼 수 있습니다.

링 오실레이터로 지연 시각화하기

누적 지연을 간결하게 보여 주는 한 가지 방법은 링 오실레이터이지만, 물리 게이트 또는 0이 아닌 전파 지연을 지원하는 시뮬레이터가 필요합니다.

링 오실레이터는 홀수 개의 반전 단계를 고리로 연결합니다. 실제 하드웨어에서는 모든 단계가 일관되게 안정될 수 없고, 유한한 지연 때문에 발진이 일어납니다. 주파수는 게이트 수뿐 아니라 단계 지연, 부하, 전원, 온도, 공정에 따라 달라집니다.

단계별 제작

모델 확인: 시뮬레이터가 조합 피드백과 0이 아닌 게이트 지연을 지원하는지 확인합니다. 이상적인 0 지연 논리를 사용한다면 물리 소자 또는 지연을 인식하는 HDL 시뮬레이터로 이 실험을 수행합니다.
게이트 배치: NOT 게이트 세 개를 한 줄로 배치합니다.
연결하기: 첫 번째 출력은 두 번째 입력에, 두 번째 출력은 세 번째 입력에 연결합니다.
고리 닫기: 세 번째 NOT 게이트의 출력을 첫 번째 입력으로 다시 연결합니다.
계측 추가: 세 번째 게이트 출력에 파형 채널을 연결합니다.

이제 만든 회로의 출력은 끊임없이 자기 자신을 쫓습니다. 신호가 반전되고 인버터 사슬을 따라 전파된 뒤, 다시 반전된 상태로 처음에 돌아와 또 한 번 반전됩니다. 한 번의 완전한 발진에 걸리는 시간은 누적 전파 지연과 직접 관련됩니다.

$N$ 개의 비슷한 단계에 대한 1차 근사는 다음과 같습니다.

T = 2 \cdot N \cdot t_{pd}

여기서 $N$ 은 인버터 수이고 $t_{pd}$ 는 인버터 하나의 평균 전파 지연입니다. 완전한 한 주기는 신호가 사슬을 두 번 통과해야 하므로 계수 2가 나타납니다. 한 번은 HIGH로 전이할 때, 다른 한 번은 LOW로 전이할 때입니다. 따라서 발진 주파수는 다음과 같습니다.

f_{osc} = \frac{1}{2 \cdot N \cdot t_{pd}}

다른 조건이 비슷하게 유지된다면 단계 두 개를 추가하면 주파수는 낮아져야 합니다. 식을 다시 정리하면 인터커넥트와 부하를 포함하는 유효 평균 단계 지연을 추정할 수 있습니다. 칩 내부 링 오실레이터는 공정·전압·온도 모니터로 쓰이지만, 정밀 셀 특성화에는 이 한 가지 추정치가 아니라 제어된 테스트 구조, 파형, 통계 모델을 사용합니다.

오실로스코프 구성 요소 다이어그램

실제 활용: 지연 다루기

전파 지연 관리는 하드웨어 엔지니어의 일상적인 과제입니다. 단지 더 빠르게 만드는 일이 아니라, 회로가 제대로 동작하게 만드는 일입니다.

CPU 코어 설계

프로세서의 실현 가능한 동작점은 전압, 온도, 전력, 제품 가드밴드뿐 아니라 설계 전체의 타이밍 클로저에 따라 달라집니다. 엔지니어는 정적 타이밍 분석으로 음수 또는 작은 슬랙의 경로를 찾은 다음 논리 구조, 파이프라인 경계, 배치, 배선, 버퍼링, 셀 크기를 바꿀 수 있습니다. 모든 모드와 동작 코너에서 영구적으로 하나의 “임계” 경로만 존재하는 경우는 드뭅니다.

고속 데이터 인터페이스

DDR 같은 병렬 인터페이스는 데이터, 스트로브, 클록, 명령, 패키지, 비아 사이의 도착 관계를 관리합니다. PCB 설계자는 타이밍 및 신호 무결성 예산을 맞추도록 신호를 배선하며, 필요하면 뱀 모양 길이를 추가하기도 합니다. 목표는 동일한 기하학적 길이가 아니라 제어된 전기적 지연입니다. 패키지 지연, 층별 전파 속도, 결합, 컨트롤러 트레이닝이 모두 예산에 영향을 줄 수 있습니다.

논리의 리듬 익히기

전파 지연은 부울 설계와 물리 구현을 연결합니다. 경로 깊이가 중요한 이유, 올바른 진리표도 전이 중에는 글리치를 낼 수 있는 이유, 최대 지연과 최소 지연을 모두 검사해야 하는 이유를 설명합니다.

타이밍을 살펴볼 때는 파형 뷰어를 열어 두세요. 표시되는 지연은 시뮬레이터 지연 모델의 동작이므로, 하드웨어에 관한 결론을 내리기 전에 구성 요소 데이터시트 또는 구현 타이밍 보고서와 비교해야 합니다.

전파 지연 주변의 제약은 셋업, 홀드, 메타안정성에서, 캐스케이드와 트리 깊이는 다중 입력 논리 게이트에서 이어서 알아보세요. NOT 게이트 구성 요소 참조에서는 링 오실레이터 실습에 사용한 논리 동작을 확인할 수 있습니다.

엔지니어링 참고 자료

Texas Instruments, 논리 회로 설계 — 전파 지연, 출력 부하, 데이터시트 시험 조건.
AMD, 타이밍 슬랙 검토 — 셋업/홀드 슬랙, 스큐, 불확실성, 경로 분석.