La puerta NAND: el bloque único de toda la lógica digital

TL;DR: Una puerta NAND produce 1 salvo cuando todas sus entradas son 1 ( $Y = \overline{A \cdot B}$ ). Es funcionalmente completa: cualquier otra función booleana puede implementarse usando solo puertas NAND. En el silicio CMOS, la NAND usa menos transistores y conmuta más rápido que la NOR, por lo que domina las bibliotecas modernas de celdas estándar y por eso la “NAND Flash” lleva su nombre.

Un circuito integrado 74HC00 de cualquier distribuidor de electrónica aloja cuatro puertas NAND en un encapsulado DIP de 14 pines y cuesta unos pocos céntimos. Y, sin embargo, este chip discreto —y los miles de millones de puertas NAND grabadas en cada procesador moderno— representa la estructura lógica más fabricada en la historia de la ingeniería.

Este artículo se centra en la puerta NAND como componente físico y práctico: cómo se construye en silicio CMOS, qué circuitos integrados reales la implementan, qué te dicen sus hojas de datos y por qué la economía del semiconductor convirtió a la puerta NAND en el bloque dominante de los sistemas digitales comerciales.

Diagrama del componente puerta NAND

La puerta NAND: repaso rápido

En esencia, una puerta NAND es una puerta AND seguida de una NOT. Toma dos o más entradas y produce salida HIGH (1), salvo cuando todas las entradas están simultáneamente en HIGH, en cuyo caso la salida es LOW (0).

Tabla de verdad

Entrada A	Entrada B	Salida Y
0	0	1
0	1	1
1	0	1
1	1	0

Expresión booleana

$Y = \overline{A \cdot B}$

Por el teorema de De Morgan, esto equivale a $Y = \bar{A} + \bar{B}$ , lo que revela la naturaleza dual de la puerta NAND como una puerta OR con entradas invertidas.

Prueba el comportamiento de la puerta NAND

Implementación CMOS: por qué la NAND es la puerta natural del silicio

Para entender por qué la NAND domina el diseño comercial de circuitos integrados, hay que mirar al nivel del transistor. En la tecnología CMOS, cada puerta lógica consiste en dos redes complementarias:

Red de pull-down (PDN): transistores NMOS que conectan la salida a tierra ( $V_{SS}$ ).
Red de pull-up (PUN): transistores PMOS que conectan la salida a la tensión de alimentación ( $V_{DD}$ ).

Para una puerta NAND de 2 entradas, la PDN tiene dos transistores NMOS en serie y la PUN tiene dos transistores PMOS en paralelo. Esta disposición tiene una ventaja crítica: los transistores NMOS (que usan electrones como portadores de carga) son intrínsecamente más rápidos que los PMOS (que usan huecos). Al colocar los NMOS más rápidos en serie y los PMOS más lentos en paralelo, la puerta NAND logra tiempos de subida y bajada balanceados con un dimensionado mínimo de transistores.

Compáralo con una puerta NOR, donde los transistores PMOS van en serie. Los PMOS en serie suman resistencia, ralentizando la transición de pull-up y exigiendo transistores más anchos (más grandes) para compensar. Por eso, en CMOS, una puerta NAND de 2 entradas requiere solo 4 transistores y ocupa menos área de silicio que una NOR equivalente.

Una puerta AND, en cambio, requiere una NAND seguida de un inversor: 6 transistores en total. Ese sobrecoste del 50% en transistores explica por qué las herramientas de síntesis en el flujo de diseño de ASIC prefieren implementaciones basadas en NAND siempre que es posible.

Circuitos integrados reales: el 74HC00 y el CD4011

La puerta NAND está disponible como CI discreto desde los primeros días de la familia TTL (Transistor-Transistor Logic). Dos de los integrados de puerta NAND más utilizados ilustran distintas generaciones tecnológicas:

El 74HC00: CMOS de alta velocidad

El 74HC00 es un cuádruple NAND de 2 entradas en un encapsulado DIP (o SOIC) de 14 pines. Pertenece a la familia 74HC (CMOS de alta velocidad) y es quizá el CI lógico más utilizado en contextos educativos y de prototipado.

Parámetros clave de la hoja de datos (típicos a $V_{CC}$ = 5V, 25 C):

Parámetro	Símbolo	Valor típico
Tensión de alimentación	$V_{CC}$	2V a 6V
Retardo de propagación (L a H)	$t_{PLH}$	9 ns
Retardo de propagación (H a L)	$t_{PHL}$	9 ns
Corriente de salida (source)	$I_{OH}$	-4 mA
Corriente de salida (sink)	$I_{OL}$	4 mA
Corriente en reposo	$I_{CC}$	1 uA
Fan-out (a entradas 74HC)	—	~10

Diagrama de pines (DIP de 14 pines):

Pines 1, 2 -> entradas de la puerta 1; pin 3 -> salida de la puerta 1
Pines 4, 5 -> entradas de la puerta 2; pin 6 -> salida de la puerta 2
Pines 9, 10 -> entradas de la puerta 3; pin 8 -> salida de la puerta 3
Pines 12, 13 -> entradas de la puerta 4; pin 11 -> salida de la puerta 4
Pin 7 -> GND; pin 14 -> $V_{CC}$

El CD4011: CMOS clásico

El CD4011 es la contraparte CMOS de la familia de la serie 4000. Tiene un rango de tensión de alimentación más amplio (3V a 18V) pero un retardo de propagación más lento (típicamente 50-125 ns a 5V). Su ventaja es un consumo ultrabajo y tolerancia a un amplio rango de tensiones, lo que lo hace popular en aplicaciones alimentadas por batería e industriales.

Cuándo usar cuál:

Usa el 74HC00 para proyectos en protoboard y cualquier cosa sincronizada a un reloj por encima de 1 MHz.
Usa el CD4011 para aplicaciones de bajo consumo y amplio rango de tensión donde la velocidad no sea crítica.

Especificaciones de temporización: leyendo la hoja de datos

Para cualquier trabajo de diseño serio, los números de retardo de propagación de la hoja de datos son tus restricciones. Veamos qué significan en la práctica.

Una puerta 74HC00 tiene un $t_{pd}$ típico de 9 ns. Si encadenas tres NAND (por ejemplo, para construir una puerta OR usando solo NAND), el retardo total es aproximadamente $2 \times 9 = 18$ ns para el camino crítico (la señal pasa por el inversor de entrada y la NAND final, no por las tres puertas en serie para cada entrada).

A 50 MHz (un periodo de reloj de 20 ns), esto deja apenas 2 ns de margen temporal. A 100 MHz, el retardo excede por completo el periodo del reloj. Por eso los diseños de alta velocidad usan celdas OR dedicadas de las bibliotecas de celdas estándar en lugar de construirlas a partir de NANDs discretas.

Error común: apilamiento de retardos de propagación

Al construirlo todo con NANDs, los retardos se acumulan en cada etapa. Una OR basada en NAND tiene un retardo de camino crítico de $\approx 2 \times t_{pd}$ . Una XOR basada en NAND tiene un camino crítico de $\approx 3 \times t_{pd}$ (tres niveles de puerta). En un circuito complejo, esos retardos apilados pueden limitar la frecuencia máxima de reloj e introducir riesgos temporales: salidas incorrectas momentáneas llamadas glitches que ocurren cuando señales por distintos caminos llegan en momentos diferentes.

Verificación con el OSCILLOSCOPE

Para observar el apilamiento de retardo de propagación en digisim.io, construye una puerta OR basada en NAND (tres puertas NAND) y una OR nativa lado a lado. Alimenta la misma señal CLOCK a ambos circuitos. Conecta tres canales del OSCILLOSCOPE: uno a la entrada CLOCK, otro a la salida de la OR nativa y otro a la salida de la OR basada en NAND.

Verás que ambas salidas siguen al reloj, pero la versión basada en NAND está desplazada más hacia la derecha. Ese desplazamiento horizontal adicional es el “impuesto de retardo” que pagas por usar construcción solo-NAND.

Plantilla de lógica universal NAND

Abrir la plantilla de lógica universal NAND

Ventajas de fabricación: por qué la NAND ganó la guerra del silicio

El dominio de la puerta NAND en la fabricación de ICs no es casualidad. Proviene de tres ventajas interrelacionadas:

1. Conteo de transistores

Una NAND de 2 entradas usa 4 transistores. Una AND requiere 6 (NAND + inversor). Una OR requiere 6 (dos inversores + NAND). Cuando estás encajando 10.000 millones de transistores en un dado, una reducción del 33% en el conteo de transistores a nivel de puerta se traduce directamente en menor área del dado, mayor rendimiento (yield) y menor coste por chip.

2. Velocidad

Como la red NMOS de pull-down (el camino crítico en velocidad para NAND) tiene transistores en serie pero con solo resistencia moderada, y la red PMOS de pull-up tiene transistores en paralelo (baja resistencia), la puerta NAND logra una conmutación más rápida que la NOR equivalente. En nodos de proceso avanzados (7 nm, 5 nm, 3 nm), esa ventaja de velocidad se acumula a lo largo de miles de millones de puertas.

3. Bibliotecas de celdas estándar

El diseño moderno de chips depende de bibliotecas de celdas estándar: layouts de puerta precaracterizados que provee la fundición. Esas bibliotecas están fuertemente sesgadas hacia NAND. Una biblioteca típica puede ofrecer celdas NAND2, NAND3, NAND4 e incluso NAND2X2 (NAND de doble capacidad de drive), cada una optimizada para área, velocidad y potencia. La herramienta EDA de síntesis mapea tu diseño RTL (Register-Transfer Level) sobre estas celdas, y el optimizador gravita naturalmente hacia implementaciones basadas en NAND porque ofrecen el mejor producto área-retardo-potencia.

Aplicaciones reales

Memoria NAND Flash

La aplicación más famosa lleva el propio nombre: NAND Flash. En la memoria NAND Flash, los transistores de puerta flotante se conectan en serie: la misma topología que la red NMOS de pull-down en una puerta NAND. Esta conexión en serie hace que la NAND Flash sea más densa que la NOR Flash (donde los transistores están en paralelo), lo que permite las enormes capacidades de almacenamiento de los SSD, memorias USB y smartphones modernos.

Decodificadores de direcciones de ASIC

Dentro de un procesador, los decodificadores de direcciones determinan a qué ubicación de memoria o periférico se accede. Una puerta NAND multientrada implementa de forma natural la función “coincide con este patrón de bits exacto”. Para una dirección de 4 bits 1101, el decodificador invierte el tercer bit (el 0) y alimenta las cuatro líneas a una NAND de 4 entradas. La salida pasa a LOW solo cuando la dirección coincide exactamente: una implementación compacta y rápida que escala bien en CMOS.

Plantilla detector de diferencia XOR

Práctica: construir un HALF_ADDER a partir de puertas NAND

El HALF_ADDER de 5 puertas NAND es un ejercicio clásico de diseño que combina universalidad y economía práctica de puertas.

Un HALF_ADDER necesita dos salidas: Suma ( $A \oplus B$ ) y Acarreo ( $A \cdot B$ ). La función XOR por sí sola requiere 4 NANDs, y la función AND requiere 2. Ingenuamente, son 6 puertas. Pero compartiendo una señal intermedia se puede hacer con 5:

Puerta 1: entradas A y B. Salida $W_1 = \overline{A \cdot B}$ .
Puerta 2: entradas A y $W_1$ . Salida $W_2$ .
Puerta 3: entradas B y $W_1$ . Salida $W_3$ .
Puerta 4: entradas $W_2$ y $W_3$ . Salida la Suma ( $A \oplus B$ ).
Puerta 5: entradas $W_1$ y $W_1$ (atadas entre sí). Salida el Acarreo ( $A \cdot B$ ).

La puerta 5 es simplemente un inversor aplicado a $W_1$ , que es $\overline{A \cdot B}$ . Al invertirla se obtiene $A \cdot B$ : el acarreo. La salida de la puerta 1 ( $W_1$ ) se comparte entre la construcción XOR y el camino del acarreo, ahorrando una puerta.

Construye esto en digisim.io y verifica ambas salidas contra la tabla de verdad del semisumador. Usa el OSCILLOSCOPE para confirmar que la salida Suma tiene un retardo ligeramente mayor que la salida Acarreo (tres niveles de puerta frente a dos).

Explora el circuito XOR con NAND

Conexión con el currículo

Este artículo se conecta con:

El héroe olvidado: cómo la puerta NOR construyó Apollo — la otra puerta universal.
Retardo de propagación — cómo afecta el apilamiento de retardos a los diseños reales.
El latch SR — celdas de memoria basadas en NAND y los cimientos de los biestables.

Tu reto

Construye un MULTIPLEXOR 2 a 1 usando solo puertas NAND. La expresión booleana es $Y = (\bar{S} \cdot A) + (S \cdot B)$ . Con transformaciones de De Morgan, puedes implementarlo enteramente en NAND. Cuenta tus puertas y mide el retardo del camino crítico con el OSCILLOSCOPE.

Abre la referencia del componente NAND o empieza un circuito nuevo.