数字逻辑词汇表

二进制是以 2 为基数的计数系统，所有数值都由 0 和 1 表示；数字电路通常用低、高两种电压电平承载这两个状态。

比特是数字信息的最小单位，取值只能是 0 或 1；8 个比特组成一个字节。

数字信号只使用两个有效电压范围，通常解释为低电平 0 和高电平 1，落在两者之间的电压可能造成无效逻辑或亚稳态。

真值表列出数字函数的全部输入组合及对应输出；具有 n 个输入的逻辑门共有 2ⁿ 行组合。

高电平有效信号在逻辑 1 时触发功能，低电平有效信号则在逻辑 0 时触发。

逻辑门是根据输入计算布尔函数的数字元件，常见类型包括 AND、OR、NOT、NAND、NOR、XOR 和 XNOR。

与门仅在所有输入均为 1 时输出 1，否则输出 0；其布尔表达式为 Y = A · B。

或门在至少一个输入为 1 时输出 1，仅当所有输入均为 0 时输出 0；其表达式为 Y = A + B。

非门又称反相器，它把单个输入取反，使 0 变为 1、1 变为 0；其表达式为 Y = A̅。

与非门是与门后接非门，仅在所有输入均为 1 时输出 0；它具有功能完备性。

或非门是或门后接非门，仅在所有输入均为 0 时输出 1；它同样具有功能完备性。

异或门在输入不相同时输出 1、相同时输出 0，是二进制加法器求和位与奇偶校验的核心。

同或门是异或门的反函数，在输入相等时输出 1，因此常被用作相等比较的基本单元。

缓冲器原样传递输入信号，用于恢复信号强度、驱动较大负载或隔离电路，而不是改变逻辑值。

三态缓冲器可输出 0、1 或高阻态 Z；禁用时会与总线断开，使多个设备能够共享同一组线路。

通用逻辑门能够单独组合出任意布尔函数，二输入与非门和或非门都具有这一性质。

如果只使用某一组逻辑门就能表达任意布尔函数，则该门集合具有功能完备性，例如 {AND, OR, NOT}、{NAND} 和 {NOR}。

布尔代数是研究二值逻辑的数学体系，使用 AND、OR、NOT 运算及一组定律来化简和变换逻辑表达式。

德摩根定律指出 (A · B)̅ = A̅ + B̅ 且 (A + B)̅ = A̅ · B̅，可用于在 AND-OR、NAND 和 NOR 实现之间转换。

积之和是把若干乘积项用 OR 相连的规范布尔形式，每个输出为 1 的真值表行可对应一个最小项。

和之积是把若干和项用 AND 相连的规范布尔形式，每个输出为 0 的真值表行可对应一个最大项。

卡诺图通过把相邻的 1 按 2 的幂次分组，以图形方式化简通常不超过约 6 个变量的布尔表达式。

最小项是只在真值表某一行取值为 1 的乘积项，所有输出为 1 的最小项相或即可得到规范 SOP。

最大项是只在真值表某一行取值为 0 的和项，所有输出为 0 的最大项相与即可得到规范 POS。

组合逻辑电路的输出只取决于当前输入，不保存历史状态；加法器、译码器、多路复用器和 ALU 都属于此类。

多路复用器由 n 条选择线控制，从 2ⁿ 路数据输入中选择一路送到单一输出。

解复用器与多路复用器相反，根据 n 条选择线把一个输入路由到 2ⁿ 个输出中的一个。

译码器把 n 位二进制输入转换为 2ⁿ 路独热输出，并在任一时刻只激活其中一路。

编码器把 2ⁿ 路独热输入转换为 n 位二进制输出；优先编码器还能处理多个输入同时有效的情况。

时序逻辑的输出同时取决于当前输入和内部保存的状态，锁存器、触发器、寄存器、计数器和 CPU 都使用这种结构。

锁存器是电平敏感的一位存储元件：使能有效时输出跟随输入，使能无效时保持最后的值。

SR 锁存器用置位和复位输入保存一位状态；置位产生 1、复位产生 0、两者均无效时保持原值。

D 锁存器在使能为高时让输出跟随数据输入 D，使能变低后保持当时的 D 值。

触发器是边沿触发的一位存储元件，只在指定时钟跳变瞬间采样输入，是同步数字系统的基础。

D 触发器在有效时钟边沿采样输入 D，并把该值保持到下一个有效边沿，满足 Q(t+1) = D。

JK 触发器可保持、置位、复位或翻转；当 J=K=1 时输出翻转，消除了 SR 触发器的禁用组合。

T 触发器在 T=1 时于每个时钟边沿翻转，在 T=0 时保持，因此可用于计数与二分频。

寄存器由共享同一时钟的一组触发器组成，用于保存一个 n 位字，是 CPU 内部最基本的存储单元。

移位寄存器把触发器串联，使保存的比特在每个时钟边沿移动一位，可实现串并转换。

计数器是一种时序电路，在每个时钟边沿沿固定的二进制状态序列前进。

有限状态机的下一状态由当前状态和输入共同决定，并通过有限的状态转移表描述。

半加器把两个单比特相加，产生和位（XOR）与进位（AND），但不能接收进位输入。

全加器把两个操作数位与一个进位输入相加，产生和位及进位输出；串联 n 个即可构成 n 位加法器。

行波进位加法器把多个全加器串联，让每级进位传到下一级，结构简单但延迟会随位数增加。

ALU 是 CPU 中执行整数算术与按位逻辑运算的组合单元，并通常输出零、进位、负数和溢出等标志。

程序计数器保存下一条待取指令的内存地址，正常取指后递增，并可被分支或跳转指令改写。

指令寄存器保存当前正在译码和执行的指令，控制单元读取其中的操作码及操作数字段。

控制单元译码指令并产生控制信号，协调寄存器、ALU、内存和取指流程。

取指—译码—执行周期是 CPU 反复进行的基本流程：从内存取出指令、确定其操作，再执行该操作。

RAM 是可读写的易失性存储器，各地址的访问时间大致相同，断电后内容会丢失。

ROM 是断电后仍能保留内容的非易失性存储器，常用于保存启动代码、微代码和查找表。

总线是一组由多个组件共享的线路，用于传输数据、地址或控制信号，通常由三态缓冲器协调驱动权。

时钟信号是同步数字系统的周期方波，其边沿决定状态更新时刻，频率决定系统每秒可进行的操作数。

边沿触发元件只在指定的时钟跳变（通常为上升沿）改变状态，因此能让同步设计的时序保持可预测。

建立时间是触发器数据输入在有效时钟边沿之前必须保持稳定的最短时间，违反约束可能导致亚稳态。

保持时间是数据输入在有效时钟边沿之后必须继续稳定的最短时间，违反约束可能造成错误采样或亚稳态。

传播延迟是输入变化到门电路输出随之变化之间的时间；最长关键路径的累计延迟限制最高时钟频率。

亚稳态是触发器因建立或保持时间被违反而暂时停留在非 0 非 1 中间电压的状态，常用两级同步器降低风险。

同步器通常由两级触发器组成，用于把信号安全地从一个时钟域送入另一个时钟域并降低亚稳态传播概率。

跨时钟域是指在互不相关的时钟区域之间传递信号，正确实现需使用同步器、异步 FIFO 或握手机制。

扇出是单个输出所驱动的门输入数量；负载过多会增加电容、减慢边沿并可能引发电平和时序故障。

CMOS 以互补的 NMOS 与 PMOS 晶体管构成逻辑，静态功耗很低，是现代集成电路的主流工艺。

分频从高速时钟产生低速时钟；T 触发器可二分频，n 位二进制计数器可实现 2ⁿ 分频。