Digital Logic Lab · 模板

电路模板

经过整理的电路模板，用于提高数字逻辑设计与教学效率

逻辑基础

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1 位三态缓冲器 电路图入门逻辑基础

1 位三态缓冲器

带使能控制的基础三态缓冲器。学习数字系统中的高阻态和共享总线概念。打开 三输入 AND 门宝箱 电路图入门逻辑基础

三输入 AND 门宝箱

用三把钥匙的宝箱探索级联 AND 门。三把钥匙必须全部有效才能打开宝箱，演示多个逻辑门的组合方式。打开

衍生门电路

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4 位异步脉动计数器（T 触发器） 电路图中级衍生门电路

4 位异步脉动计数器（T 触发器）

使用级联的 T 触发器从 0000 计数到 1111（0–15）。每级触发器的输出触发下一级，使状态变化依次传播。二进制输出为 Bit3、Bit2、Bit1、Bit0（从 MSB 到 LSB）。打开 简单差异检测器 电路图入门衍生门电路

简单差异检测器

带 NOT 门的基础 XOR 差异检测器。以简单方式入门使用异或逻辑检测变化。打开 NAND 门通用逻辑 电路图中级衍生门电路

NAND 门通用逻辑

演示 NAND 门的通用性。学习如何使用 NAND 实现其他逻辑功能，这是理解数字设计的基础。打开 NOR 门通用逻辑 电路图中级衍生门电路

NOR 门通用逻辑

演示 NOR 门的通用性。探索 NOR 门如何构造其他逻辑功能，作为 NAND 通用逻辑的补充。打开 XOR 差异检测器 电路图入门衍生门电路

XOR 差异检测器

使用 XOR 门检测多位输入之间的差异，并通过示波器观察结果。理解 XOR 门如何判断对应输入位是否不同。打开 XOR 与 XNOR 门探索器 电路图中级衍生门电路

XOR 与 XNOR 门探索器

全面演示 XOR 和 XNOR 门。学习异或逻辑及其互补关系，为理解差异检测和奇偶校验奠定基础。打开

组合逻辑

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1 位半加器 电路图入门组合逻辑

1 位半加器

使用 XOR 门和 AND 门完成基础 1 位加法，并配有数码显示器。学习二进制算术基础和进位生成。打开 1 位全加器元件 电路图入门组合逻辑

1 位全加器元件

带进位输入和输出的单个全加器元件，是多位算术电路的基础。打开 1-to-2 解复用器 电路图入门组合逻辑

1-to-2 解复用器

将一个输入路由到两个输出的基础解复用器。学习数据分配和寻址概念。打开 1-to-4 解复用器 电路图中级组合逻辑

1-to-4 解复用器

带地址选择的四输出解复用器，演示地址解码和数据分配。打开 1-to-8 解复用器 电路图高级组合逻辑

1-to-8 解复用器

带 3 位地址选择的八输出解复用器，为复杂系统提供高级数据路由。打开 2 位二进制加法器 电路图中级组合逻辑

2 位二进制加法器

带进位传播的 2 位二进制加法。使用基础逻辑门和进位链演示多位算术。打开 2 位全加器链 电路图中级组合逻辑

2 位全加器链

带进位传播的 2 位全加器。学习如何级联全加器来实现多位算术。打开 2-to-1 多路复用器 电路图入门组合逻辑

2-to-1 多路复用器

带选择控制的基础双输入多路复用器，是数据选择和路由电路的基础。打开 2-to-4 译码器 电路图入门组合逻辑

2-to-4 译码器

生成四条输出线的 2 位译码器。学习用于存储器和设备选择的地址解码。打开 3 位二进制加法器 电路图高级组合逻辑

3 位二进制加法器

搭建完整的 3 位加法器，理解全加器、进位传播和二进制算术。打开 3-to-8 译码器 电路图中级组合逻辑

3-to-8 译码器

带八个输出的 3 位译码器，为更大的存储器和 I/O 系统提供高级地址解码。打开 4 位大小比较器——旧版条目 电路图中级组合逻辑

4 位大小比较器——旧版条目

与模板 125 中的 4 位大小比较器设计相同的旧版目录条目；在其路由完成重定向前暂时保留。打开 4-to-1 多路复用器 电路图中级组合逻辑

4-to-1 多路复用器

带 2 位选择信号的四输入多路复用器。学习多输入数据路由和选择逻辑。打开 4-to-2 优先编码器 电路图中级组合逻辑

4-to-2 优先编码器

将四路输入中优先级最高的有效输入编码为 2 位二进制索引。该电路未提供有效标志输出，因此 I0 有效与无输入有效时均显示 00。打开 8-to-1 多路复用器 电路图高级组合逻辑

8-to-1 多路复用器

带 3 位选择信号的八输入多路复用器，为高级数字系统提供复杂的数据路由。打开 8-to-3 优先编码器 电路图高级组合逻辑

8-to-3 优先编码器

将八路输入中优先级最高的有效输入编码为 3 位二进制索引。该电路未提供有效标志输出，因此 I0 有效与无输入有效时均显示 000。打开 半加器元件演示 电路图入门组合逻辑

半加器元件演示

配有数码显示器的半加器元件演示，介绍数字设计中封装的算术元件。打开 半减器 电路图入门组合逻辑

半减器

用一个位减去另一个位，生成差位和借位。它是半加器的对应电路。打开 带进位的全加器 电路图中级组合逻辑

带进位的全加器

使用半加器和 OR 门构成的全加器电路。学习进位输入的处理和完整的算术运算。打开 电视频道选择器 MUX 电路图中级组合逻辑

电视频道选择器 MUX

使用 4-to-1 多路复用器选择电视频道。学习利用多路复用逻辑进行数据路由和选择，以及它在现实应用中的用法。打开 二进制到格雷码转换器 电路图入门组合逻辑

二进制到格雷码转换器

将 4 位二进制数转换为格雷码，使连续数值恰好只有一位不同。每个格雷码位都是相邻二进制位的 XOR。打开 二进制数分析器 电路图中级组合逻辑

二进制数分析器

分析 3 位二进制数的多门电路。使用 NOT、AND、OR 和 XOR 门检测二进制数据中的模式与属性。打开 复杂逻辑电路演示 电路图高级组合逻辑

复杂逻辑电路演示

使用 XNOR、AND 和多种常量的高级多门电路，为进阶学习者演示复杂布尔逻辑的实现。打开 奇偶校验生成器与检查器 电路图中级组合逻辑

奇偶校验生成器与检查器

使用 XOR 树为 4 个数据位生成偶校验位，然后检查接收到的校验位，以检测单个位的传输错误。打开 全减器 电路图中级组合逻辑

全减器

减去两个输入位和一个输入借位，生成差位和输出借位。将多个全减器级联即可构建多位减法器。打开 数字锁安全系统 电路图中级组合逻辑

数字锁安全系统

使用 NOT 门和 AND 门实现的高级安全系统。必须输入特定组合才能解锁，演示复杂布尔逻辑的实现。打开 智能机器人决策逻辑 电路图中级组合逻辑

智能机器人决策逻辑

使用多种逻辑门构成的复杂决策电路。通过传感器、NOT 门、AND 门和 OR 门实现机器人的智能行为。打开

输出与显示

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多开关控制面板 电路图入门输出与显示

多开关控制面板

多个相互独立的开关—指示灯组合。通过可视化反馈学习数字输入/输出的基本概念，为更复杂的电路打下基础。打开 基础开关与指示灯演示 电路图入门输出与显示

基础开关与指示灯演示

通过简单的开关到指示灯连接演示数字输入和输出基础。非常适合作为探索数字电路的起点。打开 BCD 到七段显示器 电路图中级输出与显示

BCD 到七段显示器

使用 BCD 到七段译码器，将 4 位 BCD 值转换为七段显示器上的十进制数字，连接计数逻辑与可读显示。打开

时序逻辑

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边沿触发 JK 触发器 电路图高级时序逻辑

边沿触发 JK 触发器

观察上升沿触发时的保持、复位、置位和翻转，以及异步预置与清零。该封装元件未公开内部结构，不能据此认定其采用主从实现。打开 带示波器的 D 锁存器 电路图中级时序逻辑

带示波器的 D 锁存器

使用示波器可视化分析 D 锁存器时序。学习建立时间、保持时间和传播延迟。打开 基础 D 锁存器 电路图入门时序逻辑

基础 D 锁存器

带数据输入和使能输入的简单 D 锁存器。初步学习数字存储和透明锁存器的工作方式。打开 时钟驱动的道口信号灯 电路图入门时序逻辑

时钟驱动的道口信号灯

使用时钟和 NOT 门实现铁路道口信号灯。学习时序电路与交替输出，并初步认识时序逻辑。打开 序列检测器（101） 电路图高级时序逻辑

序列检测器（101）

监视串行输入的有限状态机，一旦出现重叠模式 1-0-1 就立即点亮输出。两个 D 触发器保存状态，组合逻辑计算下一状态和 Mealy 输出。打开 D 触发器边沿触发 电路图中级时序逻辑

D 触发器边沿触发

演示边沿触发工作的 D 触发器。学习边沿触发存储与电平触发存储的区别。打开 SR 锁存器演示 电路图入门时序逻辑

SR 锁存器演示

带 S 和 R 输入的置位—复位锁存器。使用交叉耦合逻辑门学习基础存储和双稳态工作方式。打开

存储系统

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3 位加减计数器 电路图高级存储系统

3 位加减计数器

根据方向输入向上或向下计数的同步 3 位计数器。T 触发器在组合控制逻辑下翻转，使所有位在同一个时钟边沿变化。打开 4 位 PIPO 寄存器 电路图入门存储系统

4 位 PIPO 寄存器

并行输入并行输出寄存器：四个 D 触发器共用一个时钟，同时捕获并保持四个输入位。打开 4 位 PISO 移位寄存器 电路图高级存储系统

4 位 PISO 移位寄存器

并行加载四个位（Load = 1），然后在 Load = 0 时通过一条串行线每个时钟移出一位，是串行发送器的核心并入串出转换器。打开 4 位 SISO 移位寄存器 电路图中级存储系统

4 位 SISO 移位寄存器

带示波器的串入串出移位寄存器。学习数据移位和串行通信概念。打开 4 位二进制计数器 电路图入门存储系统

4 位二进制计数器

带可视化输出灯的交互式 4 位二进制计数器。学习二进制计数序列和时钟驱动的工作方式，并以二进制从 0 计数到 15。打开 4 位环形计数器 电路图中级存储系统

4 位环形计数器

四个 D 触发器首尾相连构成环路。预置（Preset）输入载入一个 1（状态 1000）；此后每个时钟脉冲都使该位沿环路移动，形成独热序列。打开 4 位移位寄存器 电路图中级存储系统

4 位移位寄存器

该电路是一个 4 位串入并出（SIPO）移位寄存器。它的主要功能是逐位串行接收并存储数据流。数据存入寄存器后，四个位可以同时并行读出。换言之，它将数据从串行格式转换为并行格式。打开 4 位约翰逊计数器 电路图中级存储系统

4 位约翰逊计数器

扭环计数器：最后一个触发器的反相输出反馈到第一个触发器，四个触发器即可产生八个不同状态。打开 8 位 SIPO 移位寄存器 电路图高级存储系统

8 位 SIPO 移位寄存器

带双示波器的 8 位串入并出移位寄存器，实现高级串行到并行的数据转换。打开 带地址控制的 RAM 电路图高级存储系统

带地址控制的 RAM

带地址和数据控制开关的增强型 RAM 系统。学习高级存储器操作和数据存储概念。打开 带复位的模 N 计数器 电路图高级存储系统

带复位的模 N 计数器

带复位逻辑的可编程模 N 计数器。学习自定义计数序列和计数器设计方法。打开 带控制功能的 8 位计数器 电路图高级存储系统

带控制功能的 8 位计数器

带加载、使能和清零控制的 8 位计数器，并通过双显示输出演示高级计数器操作。打开 带时钟的 4 位寄存器 电路图中级存储系统

带时钟的 4 位寄存器

带并行加载和时钟的基础 4 位寄存器，是结合时序分析学习数字系统数据存储的基础。打开 带显示器的 4 位计数器 电路图中级存储系统

带显示器的 4 位计数器

配有数码显示器并可通过示波器观察时序的 4 位计数器。学习计数器的工作方式和数值显示。打开 基础 RAM 存储系统 电路图高级存储系统

基础 RAM 存储系统

带程序加载器和时钟控制的 RAM 存储器。初步学习随机存取存储器的工作方式和寻址。打开 寄存器加载控制演示 电路图中级存储系统

寄存器加载控制演示

带加载控制和多路复用输入选择的寄存器。学习条件数据加载和寄存器控制信号。打开 寄存器数据传输系统 电路图高级存储系统

寄存器数据传输系统

探索 CPU 如何在寄存器之间移动数据并协调寄存器级传输。打开 T 触发器分频器 电路图中级存储系统

T 触发器分频器

通过 T 触发器链实现分频。学习 T 触发器如何为时序电路分割时钟频率。打开

CPU 元件

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4 位 ALU 演示 电路图高级CPU 元件

4 位 ALU 演示

执行算术和逻辑运算的完整 4 位 ALU，为 CPU 设计提供高级组合逻辑电路示例。打开 8 位 ALU 系统 电路图高级CPU 元件

8 位 ALU 系统

搭建能够执行加法、减法和按位逻辑运算的 8 位算术逻辑单元。打开 8 位串行收发器 电路图高级CPU 元件

8 位串行收发器

包含发送和接收移位寄存器的完整串行通信系统。学习类似 UART 的数据传输。打开 时序指令执行器 电路图高级CPU 元件

时序指令执行器

完成一个能够依次取指、译码和执行指令的处理器电路综合项目。打开 受 Intel 4004 启发的 4 位教学 CPU 电路图高级CPU 元件

受 Intel 4004 启发的 4 位教学 CPU

一台受 1971 年 Intel 4004 启发的可运行 4 位教学 CPU，并非 Intel 4004 模拟器。其自定义存储程序通过重复加法计算 4 × 3，依次完成 FETCH → DECODE → EXECUTE → STORE；乘积显示器依次显示 0 → 4 → 8 → 12，随后 CPU 停机。打开 CPU 标志寄存器 电路图高级CPU 元件

CPU 标志寄存器

带条件码输入的处理器标志寄存器。学习 CPU 设计中的状态标志工作方式和条件测试。打开 ROM 存储器演示电路 电路图高级CPU 元件

ROM 存储器演示电路

交互式 ROM 存储器演示电路，使用 8 位程序计数器依次生成地址，显示二进制计数（0–15），并测试片选（CS）与输出使能（OE）控制信号。适合学习存储器寻址、三态逻辑和低电平有效控制信号。打开