传播延迟：决定数字速度的物理规律

传播延迟是输入转换与对应输出转换之间的时间。了解负载、互连、工作条件与路径深度如何共同塑造时序。

Denny

2026年1月14日阅读约需 9 分钟

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**要点速览：**传播延迟（ $t_{pd}$ ）是规定输入跨越阈值与对应输出跨越阈值之间的时间间隔。它取决于器件、负载、输入转换速率、电压、温度、工艺与布线。在同步逻辑中，数据路径最大延迟进入建立时间检查，最小延迟则进入保持时间检查；两者都必须验证。

真实逻辑门与导线不会瞬间响应。短片上路径的延迟可能只有皮秒，板级器件或重负载网络则可能达到纳秒甚至更长。真正重要的不是整个设计共有多少只门，而是每条从发射点到捕获点的路径延迟。

NOT 门元件图

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延迟的构成

传播延迟在规定的电压阈值之间测量，通常从输入转换中点量到对应输出转换中点。确切测试电压、负载、电源与输入波形由器件数据手册规定。

延迟并不是单一、统一的数值。晶体管“接通”与“关断”的底层物理过程不同，因此要用两种方式测量：

$t_{pLH}$ （低到高延迟）：输出从逻辑 0（低）转换到逻辑 1（高）所需的时间。
$t_{pHL}$ （高到低延迟）：输出从逻辑 1（高）转换到逻辑 0（低）所需的时间。

上拉与下拉网络的驱动强度不必完全相同，所以 $t_{pLH}$ 与 $t_{pHL}$ 可能不同。晶体管尺寸与输出负载决定哪一个更大，不能仅凭逻辑功能假定方向。表征时有时会使用平均值：

t_{pd} = \frac{t_{pLH} + t_{pHL}}{2}

最坏情况数字时序通常使用相关弧的最大值或最小值，而不是这个平均值。上升与下降延迟不相等，也可能在时钟网络中造成占空比失真。

技术规格：NOT 门

要理解延迟，先要理解最简单的逻辑元件：NOT 门。它的逻辑虽然简单，物理行为却是全部时序分析的基础。

输入转换	输出转换	延迟符号
1 → 0	0 → 1	$t_{pLH}$
0 → 1	1 → 0	$t_{pHL}$

该操作的布尔表达式为：

Y = \overline{A}

逻辑仿真器可能采用理想零延迟门，或简化的每元件固定延迟。这有助于学习事件顺序与冒险，但无法替代真实器件的时序模型、数据手册限值或静态时序分析。

物理根源：为什么瞬时响应不可能

传播延迟来自通过有限电阻为电容充放电，以及信号沿互连传播。多项变量会同时产生影响。

1. 晶体管与内部节点延迟

逻辑门包含具有寄生电容的晶体管网络。改变状态时，必须通过有限的晶体管电阻为内部与输出节点充电或放电。器件几何尺寸、输入转换速率、电源电压、温度与制造差异都会影响结果。

2. 互连电阻、电容与飞行时间

金属互连具有电阻，并与附近导体形成电容。较短的片上导线通常建模为分布式 RC 网络；较长 PCB 走线则表现为传播速度有限的传输线。耦合、几何形状、端接与接收阈值都会影响目的端何时识别边沿。

3. 负载电容与扇出

每一个被驱动输入、封装引脚、探针与每一段互连都会增加负载。电容增大通常会减缓输出边沿，并改变下一个阈值处测得的传播延迟。数据手册延迟限值只在其声明的测试条件下有效，不能把 15 pF 或 50 pF 下的数值不加判断地用于另一种负载。

AND 门元件图

关键路径：电路的最终速度上限

在多级逻辑路径中，单元与互连延迟会累积。并行支路不会全部相加；时序要沿每一条从发射点到捕获点的可能路径分别分析。

由此得到关键路径：在某一组约束与工作条件下，建立裕量最小的路径。在简单单时钟设计中，它通常是最大延迟最长的寄存器到寄存器路径。真实时序工具还会分析输入/输出路径、生成时钟、时钟偏斜与例外。

以经典的 4 位行波进位加法器为例，它可以在 DigiSim.io 中用 ADDER 元件搭建。该加法器由四套全加器串联组成。第一级和位（ $S_0$ ）可以较快算出，但第二级和位（ $S_1$ ）依赖第一级的进位输出（ $C_{out}$ ），这种依赖沿链条继续。最终和位 $S_3$ 必须等待进位信号依次穿过此前全部三级才能得到。

如果每个全加器进位级都具有近似延迟 $t_{carry}$ ，4 位波纹结构的最终进位大约需要 $4t_{carry}$ ，再加布线与负载效应。把相同拓扑扩展到 64 位，进位路径会近似线性增长，这正是超前进位与并行前缀结构出现的动机。

对于时钟理想到达的简化同钟路径，时钟周期必须容纳源寄存器发射数据、最大延迟路径稳定，以及目的寄存器的建立时间：

T_{clk} \ge t_{clk-q} + t_{pd(critical)} + t_{setup}

其中：

$t_{clk-q}$ 是时钟边沿到来后，寄存器输出发生变化所需的时间。
$t_{pd(critical)}$ 是寄存器之间最长逻辑路径的延迟。
$t_{setup}$ 是下一个时钟边沿前，数据必须在寄存器输入保持稳定的时间。

在该简化模型中，对应的频率上限为：

f_{max} = \frac{1}{T_{clk(min)}}

生产级静态时序分析还会包含时钟到达时间与不确定性，并评估多个工艺、电压与温度角落。独立的最小延迟检查会验证保持时间；一条路径可能通过建立检查，却仍在保持检查中失败。

打开 4 位二进制计数器模板

常见陷阱：毛刺、冒险与竞争条件

相关信号沿延迟不同的路径传播并重新汇聚时，输出可能短暂取到意外值。这就是组合冒险。“竞争”一词含义更广，也用于描述异步或时序电路中与状态有关的行为，因此两者并非完全同义。

一个常见例子是 $Y = A \cdot \overline{A}$ 。从数学上说，它始终为 0。实际用门构建时， $A$ 一路直接进入 AND 门，另一路先进入 NOT 门，其输出再连接到同一只 AND 门。

当 $A$ 从 0 转换为 1 时，AND 门的直接路径几乎立刻看见新的 1；但另一条路径必须先经过 NOT 门，从而产生传播延迟 $t_{pd(NOT)}$ 。在短暂的一刻——约等于 $t_{pd(NOT)}$ ——AND 门的两个输入都会为 1（直接路径上的新 $A$ ，以及仍在反相器中传播的旧 $\overline{A}$ ）。这会使输出 $Y$ 产生毛刺，在本应保持 0 时短暂脉冲到 1。（教科书称之为静态 0 冒险：输出应保持 LOW，却短暂升为 HIGH。）

如果瞬态在下游寄存器采样窗口前稳定，它可能无害；如果到达异步控制、时钟或其他脉冲敏感输入，则可能造成危害。只有仿真器对产生不等路径延迟进行建模时，波形查看器才能显示该事件。

使用环形振荡器可视化延迟

环形振荡器能够紧凑地展示累积延迟，但必须使用物理逻辑门，或使用支持非零传播延迟反馈的仿真器。

环形振荡器把奇数级反相器连成闭环。在物理硬件中，各级不可能同时达到一致稳定状态，有限延迟会产生振荡。频率取决于级延迟、负载、电源、温度与工艺，而不只取决于逻辑门数量。

逐步搭建

**检查模型：**确认仿真器支持组合反馈与非零门延迟。如果使用理想零延迟逻辑，应改用物理器件或延迟感知 HDL 仿真器完成实验。
**放置逻辑门：**把三只 NOT 门排成一行。
**串接它们：**把第一只输出连接到第二只输入，再把第二只输出接到第三只输入。
**闭合回路：**把第三只 NOT 门输出接回第一只输入。
**加入测量：**把一个波形通道连接到第三只门的输出。

该电路使输出通过反相器链反馈到输入。信号翻转后沿链路传播，以反相状态返回起点并再次触发翻转；完整振荡周期与各级累积传播延迟直接相关。

对于 $N$ 个相似级，一阶近似为：

T = 2 \cdot N \cdot t_{pd}

其中 $N$ 是反相器数量， $t_{pd}$ 是单只反相器的平均传播延迟。系数 2 出现的原因是，完成一次完整振荡需要信号两次穿过链条：一次转换为 HIGH，一次转换为 LOW。因此振荡频率为：

f_{osc} = \frac{1}{2 \cdot N \cdot t_{pd}}

如果其他条件保持相似，增加两级应降低频率。重新排列方程可以估算包含互连与负载在内的有效平均级延迟。片上环形振荡器可用于工艺、电压与温度监视，但精确单元表征会使用受控测试结构、波形与统计模型，而不只依靠这一项估算。

示波器元件图

现实应用：驯服延迟

管理传播延迟是硬件工程师的日常战斗。它不只是让系统更快，更关系到系统能否正常工作。

CPU 核心设计

处理器可行的工作点取决于整个设计的时序收敛，以及电压、温度、功耗与产品保护裕量。工程师使用静态时序分析寻找负裕量或低裕量路径，随后可能改变逻辑结构、流水线边界、布局、布线、缓冲或单元尺寸。在全部模式与工作角落中，通常不存在一条永远不变的“关键”路径。

高速数据接口

DDR 等并行接口需要管理数据、选通信号、时钟、命令、封装与过孔之间的到达关系。PCB 设计人员布线以满足时序与信号完整性预算，必要时会加入蛇形走线。目标是受控的电气延迟，而不是完全相同的几何长度：封装延迟、不同层传播速度、耦合与控制器训练都可能影响预算。

掌握逻辑节奏

传播延迟把布尔设计与物理实现连接起来。它解释了路径深度为何重要、真值表正确的电路为何仍可能在转换时产生毛刺，以及为什么最大延迟与最小延迟检查都不可缺少。

探索时序时，应保持波形查看器开启。屏幕上显示的滞后是仿真器延迟模型的行为；在对硬件作出结论前，要把它与元件数据手册或实现时序报告对照。

接下来可阅读建立、保持与亚稳态，了解传播延迟周围的约束；也可以阅读多输入逻辑门，比较级联与树形深度。NOT 门元件参考提供环形振荡器实验所使用的逻辑行为。

工程参考资料

Texas Instruments《使用逻辑进行设计》——传播延迟、输出负载与数据手册测试条件。
AMD《检查时序裕量》——建立/保持裕量、偏斜、不确定性与路径分析。