Digital Logic Labリファレンス
ドキュメントに掲載されたすべてのコンポーネントを、シミュレータでの表示とともに確認できます。
10つのファミリーに属する61個のコンポーネント。名前、記号、作りたい回路から検索できます。
検索結果
61個のコンポーネント
入出力
7個のコンポーネント
入力スイッチDigiSim Logic Lab では、入力スイッチを手動の1ビット信号源として使用できます。クリックするたびに、駆動出力が LOW（0）と HIGH（1）の間で切り替わり、条件を制御した回路実験ができます。
クロックDigiSim のクロックは、順序回路用の周期的なデジタル信号源です。デューティ比 50%、設定可能なシミュレーション周波数 0.1–20 Hz の LOW/HIGH 波形を生成します。
定数DigiSim Logic Lab の定数部品は、HIGH（1）を固定的に能動駆動する信号源です。論理信号源であり、電源レールやプルアップ抵抗のモデルではありません。
定数ゼロDigiSim Logic Lab の定数ゼロは、LOW（0）を固定的に能動駆動する信号源です。論理値を表し、電気的グラウンドやプルダウン抵抗のモデルではありません。
出力ランプ1入力の出力ライトでデジタルノードを確認できます。表示は HIGH で点灯、LOW で消灯し、シミュレーション回路に負荷を与えたり信号を駆動したりしません。
数字表示器4入力の数字ディスプレイで、0–F の16進数1桁を表示します。この部品は A0–A3 を符号なしニブルとして解釈し、A0 が最下位ビットです。
七セグメント表示器アクティブ HIGH 入力 a–g と DP で7セグメントディスプレイを駆動します。各入力が1つの表示セグメントを制御するため、数字や独自のパターンを表示できます。論理ゲート
10個のコンポーネント
ANDゲート2入力 ANDゲートはブール論理の論理積を実装します。サンプリングされた両入力が HIGH のときだけ出力が HIGH になります。同時に成立すべき論理条件を組み合わせるために使います。
ORゲート2入力 ORゲートは包含的なブール論理和を実装します。サンプリングされた入力の一方または両方が HIGH なら出力は HIGH で、両方が LOW のときだけ LOW です。
NOTゲート1入力 NOTゲートはブール論理の否定を実装し、サンプリング入力が LOW なら HIGH、HIGH なら LOW を駆動します。
バッファDigiSim の1入力バッファは、サンプリングした論理値を駆動出力として再現します。機能モデルは電気的な駆動能力、電流、負荷、エッジの変化速度を計算しません。
NANDゲート2入力 NANDゲートは AND の否定を実装します。NAND は機能的に完全なので、あらゆるブール関数を NANDゲートだけで表現できます。
NORゲート2入力 NORゲートは OR の否定を実装します。NOR は機能的に完全であり、交差結合フィードバックによってアクティブ HIGH の SR ラッチも構成できます。
XORゲート2入力 XORゲートは、サンプリング入力が異なると HIGH を出力します。半加算器の和の関数であり、パリティや制御付き反転の構成要素です。
XNORゲート2入力 XNORゲートは XOR の否定で、サンプリング入力が等しいと HIGH を出力します。ビットごとの XNOR 結果を AND でまとめると、ワードの一致を判定できます。
トライステートバッファDigiSim のアクティブ HIGH の3ステートバッファは、有効時に LOW または HIGH を駆動し、無効時は出力をハイインピーダンス（Z）に解放します。
8ビットトライステートバッファアクティブ HIGH の 8 ビット3ステートバッファで、D0–D7 をまとめて Y0–Y7 に通します。EN を無効にすると、バス共有のため8出力すべてが Z に解放されます。マルチプレクサ／デマルチプレクサ
6個のコンポーネント
2入力1出力マルチプレクサ組合せ 2 対 1 マルチプレクサを使い、I0 または I1 を Y に送ります。S=0 は I0、S=1 は I1 を選択します。
4入力1出力マルチプレクサ組合せ 4 対 1 マルチプレクサで、I0–I3 の1つを単一出力へ送ります。S1S0 はそれぞれ入力 00 から 11 を選択します。
8入力1出力マルチプレクサ組合せ 8 対 1 マルチプレクサで、I0–I7 の1つを出力に送ります。3つの選択入力が、選んだ入力のインデックスを符号化します。
1入力2出力デマルチプレクサ組合せ 1 対 2 デマルチプレクサは、S=0 なら入力 D を Y0 に、S=1 なら Y1 に送り、非選択出力を LOW に駆動します。
1入力4出力デマルチプレクサ1 対 4 デマルチプレクサで D を Y0–Y3 の1つへ送ります。2つの選択入力で送信先を選び、非選択出力はすべて LOW のままです。
1入力8出力デマルチプレクサ1 対 8 デマルチプレクサで D を Y0–Y7 の1つへ送ります。3つの選択入力で送信先を選び、非選択出力はすべて LOW のままです。エンコーダ／デコーダ
5個のコンポーネント
4入力2ビット出力プライオリティエンコーダDigiSim の 4 対 2 優先エンコーダは、番号が最も大きいアクティブ入力を2ビット値に符号化します。入力 3 が最優先です。
8入力3ビット出力プライオリティエンコーダDigiSim の 8 対 3 優先エンコーダは、番号が最も大きいアクティブ入力を3ビット値に符号化します。入力 7 が最優先です。
2ビット入力4出力デコーダ組合せ 2 対 4 デコーダで、符号なし2ビット入力を4つのアクティブ HIGH ワンホット出力に変換します。
3ビット入力8出力デコーダ組合せ 3 対 8 デコーダで、符号なし3ビット入力を、選択論理用の8つのアクティブ HIGH ワンホット出力に変換します。
BCD–7セグメントデコーダDigiSim の組合せ BCD–7 セグメントデコーダは、A0–A3 をアクティブ HIGH のセグメント出力 a–g に変換します。10進入力 0–9 では数字を表示し、10–15 では消灯します。算術演算
8個のコンポーネント
半加算器組合せ半加算器で1ビット入力 A と B を加算します。和は A XOR B、キャリーは A AND B で、キャリー入力はありません。
全加算器組合せ全加算器で A、B、Cin を加算し、1ビットの和と Cout を生成します。Cout を次段の Cin に接続すると、より広い加算器になります。
4ビット加算器DigiSim の組合せ 4 ビット加算器は、A[3:0] + B[3:0] + Cin を計算します。単一の機能部品として、和の下位4ビットと符号なしキャリー Cout を出力します。
8ビット加算器DigiSim の組合せ 8 ビット加算器は、A[7:0] + B[7:0] + Cin を計算します。単一の機能部品として、和の下位8ビットと符号なしキャリー Cout を出力します。
4ビット大小比較器組合せ 4 ビット大小比較器は、A[3:0] と B[3:0] を符号なし値として比較します。定義済みの入力では、A>B、A=B、A<B のちょうど1つが HIGH です。
8ビット大小比較器組合せ 8 ビット大小比較器で、2つのバイトを符号なし値として比較します。A>B、A=B、A<B の相互排他的な出力を駆動します。
4ビット ALUDigiSim の組合せ 4 ビット ALU は、ADD、SUB、AND、OR、XOR、NOT A、SHL A、論理 SHR A を実行します。R0–R3 と、Zero、Carry、Negative、Overflow を駆動します。
8ビット ALUDigiSim の組合せ 8 ビット ALU は、ADD、SUB、AND、OR、XOR、NOT A、SHL A、論理 SHR A に対応し、アクティブ HIGH の OE と4つのステータス出力を備えます。メモリ
9個のコンポーネント
SR ラッチDigiSim のアクティブ HIGH の SR ラッチで1ビットを保存します。S=1,R=0 で Q をセット、S=0,R=1 でリセットし、S=R=0 で保持します。S=R=1 では不定出力を駆動します。
D ラッチDigiSim のアクティブ HIGH の D ラッチは、レベル感応の1ビット記憶素子です。EN=1 の間は Q と Q バーが D に従い、EN=0 の間は最後に取り込んだ状態を保持します。クロック入力やリセット入力はありません。
D フリップフロップDigiSim の正エッジ D フリップフロップで D を取り込み、Q/Q バーを駆動します。アクティブ HIGH の非同期 PRE と CLR はクロックより優先され、両方が HIGH なら CLR が優先です。
JK フリップフロップDigiSim の正エッジ JK フリップフロップは、保持、セット、リセット、トグルに対応します。アクティブ HIGH の非同期 PRE と CLR を備え、CLR が優先です。
T フリップフロップDigiSim の正エッジ T フリップフロップは、T=0 で保持し、T=1 でトグルします。アクティブ HIGH の非同期 CLR は Q を LOW、Q バーを HIGH に強制します。
レジスタ（4ビット）DigiSim の 4 ビットレジスタは、LD=1 のとき CLK 立ち上がりで D0–D3 を取り込みます。アクティブ HIGH の CLR は非同期クリアし、Q0–Q3 は常に駆動されます。
レジスタ（8ビット）DigiSim の 8 ビットレジスタは、LD=1 のとき CLK 立ち上がりで D0–D7 を取り込みます。CLR は非同期・アクティブ HIGH で、OE が Q0–Q7 の3ステート出力を制御します。
シフトレジスタ（4ビット）DigiSim の 4 ビットシフトレジスタは、立ち上がりエッジでパラレルロードまたは双方向シリアルシフトを行います。S/L=1 は D0–D3 をロードし、S/L=0 は DIR に応じてシフトします。
8ビットシフトレジスタDigiSim の 8 ビットシフトレジスタは、立ち上がりエッジでパラレルロードまたは双方向シリアルシフトを行います。S/L=1 は D0–D7 をロードし、S/L=0 は DIR に応じてシフトします。カウンタ
3個のコンポーネント
カウンタ（4ビット）DigiSimの固定4ビット・バイナリアップカウンタで、法16のカウントを行えます。EN=1のときにCLKの立ち上がりエッジでカウントアップし、CLR=1で非同期にクリアします。
8ビットカウンタDigiSimの固定8ビットアップカウンタで、法256のカウントを行えます。EN=1でCLKの立ち上がりエッジにカウントアップし、CLR=1で非同期にクリアします。LDは予約済みです。
プログラムカウンタ（8ビット）DigiSimの8ビットプログラムカウンタは、アドレスの保持、インクリメント、同期ロードに使用できます。RSTは非同期で、OEはA0–A7のトライステート出力を制御します。上級
9個のコンポーネント
命令レジスタDigiSimの8ビット命令レジスタは、LD=1のときにCLKの立ち上がりエッジでI0–I7を取り込みます。下位ニブルは常にオペコード出力を駆動し、A_OEは上位ニブルのアドレス出力を有効にします。
制御装置DigiSimの固定8ビットCPU制御ユニットは、下位ニブルのオペコードをデコードし、FETCH、DECODE、EXECUTE、STOREの各状態でデータパスの制御信号を生成します。
アセンブリプログラムローダーアセンブリプログラムローダーは、対応する1バイト命令の構文をアセンブルし、生成されたバイト列をアドレス、データ、制御の各ピンを通じてRAMへ転送します。
フラグレジスタDigiSimのフラグレジスタは、LD=1のときにCLKの立ち上がりエッジでZ、C、N、V入力を取り込みます。HIGHアクティブのCLRは、保存された4つの出力をすべて非同期にクリアします。
アキュムレータDigiSimの8ビットアキュムレータは、HIGHアクティブのLD、非同期CLR、HIGHアクティブのOEで制御するトライステート出力を備えた、クロック同期のバイトレジスタとして使用できます。
RAM（ランダムアクセスメモリ）DigiSimの固定256 × 8 RAMは、立ち上がりエッジでの同期書き込み、非同期読み出し、Q0–Q7のトライステート出力に対応します。CS、WE、OEはHIGHアクティブです。
ROM（読み出し専用メモリ）DigiSimの固定256 × 8 ROMは、非同期・トライステートのプログラムメモリやルックアップメモリとして使用できます。CSとOEはLOWアクティブで、回路には実行時の書き込みインターフェースがありません。
メモリアドレスレジスタ（MAR）DigiSimの8ビットメモリアドレスレジスタは、LD=1のときにCLKの立ち上がりエッジでD0–D7を取り込み、保存値をA0–A7に常に出力します。
8ビットデータバスDigiSimの8ビットデータバスブロックは、解決済みの8本のバス入力D0–D7をQ0–Q7に反映し、各ビットのLOW、HIGH、不定値X、解放状態Zを保持します。可視化
3個のコンポーネント
ピクセル画面（16x16）ピンを持たない16×16のモノクロピクセル画面で、ワークスペースRAM内の32バイトのフレームバッファを表示できます。これはメモリをポーリングする表示モデルであり、電気的に配線されたLEDマトリクスではありません。
2チャンネルオシロスコープDigiSim Logic Labの2チャンネルオシロスコープで、回路を駆動せずに、シミュレータ時間に対するデジタル信号LOW、HIGH、X、Zの遷移を調べられます。
8チャンネルオシロスコープDigiSim Logic Labの8チャンネルオシロスコープは、イベント時刻に基づく記録と設定可能なトリガにより、8本のデジタル波形、バス、制御シーケンスを調べられます。