Délai de propagation : la physique qui dicte la vitesse numérique

Le délai de propagation sépare une transition d'entrée de la transition de sortie correspondante. Découvrez comment charge, interconnexions, conditions de fonctionnement et profondeur des chemins façonnent la temporisation.

Denny

14 janvier 202610 min de lecture

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En bref : le délai de propagation ( $t_{pd}$ ) est l’intervalle qui sépare le franchissement d’un seuil défini par une entrée du franchissement correspondant par la sortie. Il dépend du composant, de la charge, de la vitesse de transition en entrée, de la tension, de la température, du procédé de fabrication et du routage. En logique synchrone, le délai maximal du chemin de données intervient dans la contrainte d’établissement, tandis que le délai minimal intervient dans la contrainte de maintien ; les deux doivent être vérifiés.

Les portes et les fils réels ne réagissent pas instantanément. Leurs délais vont de quelques picosecondes pour de courts chemins sur puce à plusieurs nanosecondes, voire davantage, pour des composants sur carte et des réseaux fortement chargés. Ce qui compte n’est pas le nombre de portes de l’ensemble de la conception, mais le délai de chaque chemin entre un point de lancement et un point de capture.

Schéma du composant porte NOT

Revoir le composant porte NOT

Anatomie d’un délai

Le délai de propagation se mesure entre des seuils de tension définis — couramment entre le milieu de la transition d’entrée et celui de la transition de sortie correspondante. Les tensions d’essai, la charge, l’alimentation et la forme d’onde d’entrée exactes sont précisées dans la fiche technique du composant.

Ce délai n’est pas une valeur unique et uniforme. Nous le mesurons de deux manières distinctes, car les phénomènes physiques qui font passer un transistor à l’état passant ou bloqué diffèrent :

$t_{pLH}$ (délai bas vers haut) : temps nécessaire à la sortie pour passer du niveau logique 0, bas, au niveau logique 1, haut.
$t_{pHL}$ (délai haut vers bas) : temps nécessaire à la sortie pour passer du niveau logique 1, haut, au niveau logique 0, bas.

Les réseaux de tirage vers le haut et vers le bas n’ont pas nécessairement la même puissance ; $t_{pLH}$ et $t_{pHL}$ peuvent donc différer. Le dimensionnement des transistors et la charge de sortie déterminent lequel est le plus grand : ne déduisez pas la direction la plus lente de la seule fonction logique. Une moyenne est parfois utile pour la caractérisation :

t_{pd} = \frac{t_{pLH} + t_{pHL}}{2}

L’analyse temporelle numérique au pire cas emploie généralement le délai maximal ou minimal de l’arc concerné plutôt que cette moyenne. Des délais de montée et de descente inégaux peuvent également déformer le rapport cyclique d’un réseau d’horloge.

Spécification technique : la porte NOT

Pour comprendre le délai, commençons par l’élément logique le plus simple : la porte NOT. Sa logique est triviale, mais son comportement physique constitue la base de toute analyse temporelle.

Transition d’entrée	Transition de sortie	Symbole du délai
1 → 0	0 → 1	$t_{pLH}$
0 → 1	1 → 0	$t_{pHL}$

L’expression booléenne de cette opération est :

Y = \overline{A}

Un simulateur logique peut employer des portes idéales sans délai ou attribuer un délai simplifié à chaque composant. Cette approche aide à étudier l’ordre des événements et les aléas, mais ne remplace ni le modèle temporel d’un composant réel, ni les limites de sa fiche technique, ni une analyse temporelle statique.

Les origines physiques : pourquoi l’instantané est impossible

Le délai de propagation résulte de la charge de capacités à travers des résistances finies et du temps de parcours des signaux dans les interconnexions. Plusieurs variables y contribuent simultanément.

1. Délai des transistors et des nœuds internes

Les portes logiques contiennent des réseaux de transistors dotés de capacités parasites. Un changement d’état exige de charger ou de décharger les nœuds internes et de sortie à travers la résistance finie des transistors. La géométrie des composants, la vitesse de transition en entrée, la tension d’alimentation, la température et les variations de fabrication influent toutes sur le résultat.

2. Résistance, capacité et temps de vol des interconnexions

Les interconnexions métalliques présentent une résistance et une capacité par rapport aux conducteurs voisins. Les fils courts sur puce sont souvent modélisés comme des réseaux RC distribués ; les pistes de circuit imprimé plus longues se comportent comme des lignes de transmission dont la vitesse de propagation est finie. Le couplage, la géométrie, la terminaison et le seuil du récepteur influencent l’instant où la destination reconnaît un front.

3. Capacité de charge et sortance

Chaque entrée pilotée, broche de boîtier, sonde et longueur d’interconnexion ajoute une charge. Une capacité supérieure ralentit généralement le front de sortie et modifie le délai de propagation mesuré au seuil suivant. Les limites de délai d’une fiche technique ne valent que dans les conditions d’essai indiquées : une valeur annoncée sous 15 pF ou 50 pF ne doit pas être transposée aveuglément à une autre charge.

Schéma du composant porte AND

Le chemin critique : la limite ultime de vitesse du circuit

Dans un chemin logique à plusieurs niveaux, les délais des cellules et des interconnexions s’accumulent. Les branches parallèles ne s’additionnent pas toutes : l’analyse temporelle suit chacun des chemins possibles depuis son point de lancement jusqu’à son point de capture.

On arrive ainsi au chemin critique : le chemin qui dispose de la plus faible marge d’établissement pour un ensemble donné de contraintes et de conditions de fonctionnement. Dans une conception simple à horloge unique, il s’agit souvent du chemin registre à registre présentant le délai maximal le plus long. Les outils temporels réels analysent aussi les chemins d’entrée et de sortie, les horloges générées, le décalage d’horloge et les exceptions.

Prenons le classique additionneur à propagation de retenue de 4 bits, que vous pouvez construire avec le composant ADDER de digisim.io. Il est formé de quatre circuits additionneurs complets enchaînés. Le bit de somme du premier étage ( $S_0$ ) est calculé rapidement. Cependant, le bit de retenue de sortie ( $C_{out}$ ) de ce premier étage est nécessaire au calcul de la somme du deuxième ( $S_1$ ). Cette dépendance se poursuit tout au long de la chaîne. Le dernier bit de somme, $S_3$ , ne peut être calculé qu’après la propagation du signal de retenue à travers les trois étages précédents.

Si chaque étage de retenue de l’additionneur complet possède un délai voisin de $t_{carry}$ , la retenue finale d’une architecture à propagation de 4 bits prend approximativement $4t_{carry}$ , auxquels s’ajoutent les effets du câblage et de la charge. Étendre la même topologie à 64 bits fait croître le chemin de retenue de façon approximativement linéaire, d’où l’intérêt des structures à anticipation de retenue et à préfixes parallèles.

Pour un chemin simplifié entre registres commandés par la même horloge, avec une arrivée d’horloge idéale, la période doit laisser au registre source le temps de lancer les données, au chemin de délai maximal celui de se stabiliser, et au registre de destination son temps d’établissement :

T_{clk} \ge t_{clk-q} + t_{pd(critical)} + t_{setup}

où :

$t_{clk-q}$ est le temps nécessaire à la sortie d’un registre pour changer après un front d’horloge.
$t_{pd(critical)}$ est le délai du plus long chemin logique entre les registres.
$t_{setup}$ est la durée pendant laquelle les données doivent être stables à l’entrée d’un registre avant le front d’horloge suivant.

Dans ce modèle simplifié, la borne supérieure correspondante est :

f_{max} = \frac{1}{T_{clk(min)}}

L’analyse temporelle statique en production tient également compte des instants d’arrivée et de l’incertitude des horloges, et évalue de nombreux coins de procédé, tension et température. Une vérification séparée du délai minimal contrôle le temps de maintien : un chemin peut satisfaire l’établissement tout en échouant au maintien.

Ouvrir le modèle de compteur binaire de 4 bits

Piège courant : impulsions parasites, aléas et conditions de course

Lorsque des signaux liés empruntent des chemins dont les délais diffèrent avant de converger de nouveau, une sortie peut prendre brièvement une valeur indésirable. C’est un aléa combinatoire. Le terme « course » est plus large et désigne aussi certains comportements dépendant de l’état dans les circuits asynchrones ou séquentiels : les deux expressions ne sont donc pas de parfaits synonymes.

Prenons un exemple courant : $Y = A \cdot \overline{A}$ . Mathématiquement, cette expression vaut toujours 0. Dans un montage de portes réelles, A alimente directement une porte AND, mais traverse aussi une porte NOT dont la sortie rejoint l’autre entrée de cette même porte AND.

Lorsque A passe de 0 à 1, le chemin direct vers la porte AND voit presque immédiatement la nouvelle valeur 1. L’autre chemin doit toutefois traverser la porte NOT, qui introduit un délai de propagation $t_{pd(NOT)}$ . Pendant un bref instant — égal à $t_{pd(NOT)}$ — les deux entrées de la porte AND valent 1 : la nouvelle valeur de $A$ sur le chemin direct et l’ancienne valeur de $\overline{A}$ qui se propage encore dans l’inverseur. La sortie $Y$ produit alors une impulsion parasite et passe momentanément à 1 alors qu’elle aurait dû rester à 0. (Les manuels parlent d’un aléa statique à 0 : la sortie est censée rester au niveau BAS, mais monte brièvement au niveau HAUT.)

Un transitoire peut être sans conséquence s’il disparaît avant la fenêtre d’échantillonnage d’un registre en aval, ou dangereux s’il atteint une commande asynchrone, une horloge ou une autre entrée sensible aux impulsions. Un visualiseur de formes d’onde ne peut révéler cet événement que si le simulateur modélise les délais inégaux qui le provoquent.

Visualiser le délai avec l’oscillateur en anneau

Un oscillateur en anneau constitue une démonstration compacte du délai accumulé, mais il nécessite des portes physiques ou un simulateur qui prend en charge les boucles de rétroaction avec un délai de propagation non nul.

Un oscillateur en anneau contient un nombre impair d’étages inverseurs reliés en boucle. Dans le matériel physique, ces étages ne peuvent pas tous atteindre un état cohérent, et leur délai fini produit une oscillation. La fréquence dépend du délai des étages, de la charge, de l’alimentation, de la température et du procédé de fabrication — pas seulement du nombre de portes.

Construction étape par étape

Vérifiez le modèle : assurez-vous que le simulateur prend en charge la rétroaction combinatoire et des délais de porte non nuls. S’il emploie une logique idéale sans délai, réalisez cette expérience avec des composants physiques ou un simulateur HDL sensible aux délais.
Placez les portes : alignez trois portes NOT.
Enchaînez-les : reliez la sortie de la première à l’entrée de la deuxième, puis la sortie de la deuxième à l’entrée de la troisième.
Fermez la boucle : reliez la sortie de la troisième porte NOT à l’entrée de la première.
Ajoutez l’instrumentation : connectez un canal de visualisation de forme d’onde à la sortie de la troisième porte.

Vous venez de construire un circuit dont la sortie se poursuit sans cesse elle-même. Le signal bascule, traverse la chaîne d’inverseurs, puis revient inversé au point de départ, ce qui le fait basculer à nouveau. La durée d’une oscillation complète est directement liée au délai de propagation cumulé.

Pour $N$ étages similaires, une approximation au premier ordre donne :

T = 2 \cdot N \cdot t_{pd}

où $N$ est le nombre d’inverseurs et $t_{pd}$ le délai de propagation moyen d’un inverseur. Le facteur 2 vient du fait qu’une oscillation complète exige deux traversées de la chaîne : l’une pour passer au niveau HAUT, l’autre pour revenir au niveau BAS. La fréquence d’oscillation est donc :

f_{osc} = \frac{1}{2 \cdot N \cdot t_{pd}}

Ajouter deux étages devrait réduire la fréquence si les autres conditions restent comparables. En réarrangeant l’équation, on estime un délai moyen effectif par étage, interconnexions et charge comprises. Les oscillateurs en anneau intégrés servent à surveiller le procédé, la tension et la température ; la caractérisation précise des cellules repose cependant sur des structures de test contrôlées, des formes d’onde et des modèles statistiques, et non sur cette seule estimation.

Schéma du composant oscilloscope

Application réelle : maîtriser le délai

La gestion du délai de propagation est un combat quotidien pour les ingénieurs matériel. Il ne s’agit pas seulement d’accélérer les circuits, mais de faire en sorte qu’ils fonctionnent tout court.

Conception du cœur d’un processeur

Les points de fonctionnement possibles d’un processeur dépendent de la fermeture temporelle dans toute la conception, ainsi que de la tension, de la température, de la puissance et des marges de sécurité du produit. Les ingénieurs emploient l’analyse temporelle statique pour trouver les chemins dont la marge est faible ou négative, puis peuvent modifier la structure logique, les frontières des étages de pipeline, le placement, le routage, les tampons ou la taille des cellules. Il existe rarement un chemin qui reste définitivement « critique » dans tous les modes et tous les coins de fonctionnement.

Interfaces de données à haut débit

Les interfaces parallèles telles que DDR gèrent les relations d’arrivée entre données, stroboscopes, horloges, commandes, boîtiers et vias. Les concepteurs de circuits imprimés routent les signaux pour respecter les budgets temporels et d’intégrité du signal, en ajoutant parfois des méandres lorsque nécessaire. Le but est de maîtriser le délai électrique, et non d’obtenir des longueurs géométriques identiques : le délai du boîtier, la vitesse propre à chaque couche, le couplage et l’étalonnage du contrôleur peuvent tous influer sur le budget.

Maîtriser le rythme de la logique

Le délai de propagation relie la conception booléenne à sa réalisation physique. Il explique pourquoi la profondeur des chemins compte, pourquoi une table de vérité correcte peut néanmoins produire une impulsion parasite pendant une transition, et pourquoi il faut vérifier les délais maximaux comme minimaux.

Gardez le visualiseur de formes d’onde ouvert lorsque vous explorez la temporisation. Le décalage affiché reflète le modèle de délai du simulateur ; comparez-le à la fiche technique d’un composant ou au rapport temporel de l’implémentation avant d’en tirer des conclusions sur le matériel.

Poursuivez avec l’établissement, le maintien et la métastabilité pour découvrir les contraintes qui entourent le délai de propagation, ou avec les portes logiques à entrées multiples pour comparer la profondeur d’une cascade et celle d’un arbre. La référence du composant porte NOT présente le comportement logique employé dans l’exercice de l’oscillateur en anneau.

Références techniques

Texas Instruments, Designing With Logic — délai de propagation, charge de sortie et conditions d’essai des fiches techniques.
AMD, Reviewing Timing Slack — marges d’établissement et de maintien, décalage, incertitude et analyse des chemins.