Retardo de propagación: la física que dicta la velocidad digital

El retardo de propagación es el tiempo entre una transición de entrada y la transición de salida correspondiente. Aprende cómo la carga, la interconexión, las condiciones de operación y la profundidad de la ruta determinan la temporización.

Denny

14 de enero de 202610 min de lectura

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En resumen: El retardo de propagación ( $t_{pd}$ ) es el intervalo entre un cruce de entrada especificado y el cruce de salida correspondiente. Depende del dispositivo, la carga, la pendiente de entrada, el voltaje, la temperatura, el proceso y el enrutamiento. En la lógica síncrona, el retardo máximo de la ruta de datos contribuye a la temporización de setup y el retardo mínimo contribuye a la temporización de hold; ambos deben verificarse.

Las puertas y los cables reales no responden instantáneamente. Sus retardos pueden ir desde picosegundos en rutas cortas dentro de un chip hasta nanosegundos o más en dispositivos a nivel de placa y redes con mucha carga. Lo importante no es el número de puertas de todo el diseño, sino el retardo a lo largo de cada ruta entre un punto de lanzamiento y un punto de captura.

Diagrama del componente puerta NOT

Consultar el componente puerta NOT

La anatomía de un retardo

El retardo de propagación se mide entre umbrales de voltaje definidos, normalmente el punto medio de la transición de entrada y el punto medio de la transición de salida correspondiente. Los voltajes de prueba exactos, la carga, la alimentación y la forma de onda de entrada proceden de la hoja de datos del dispositivo.

Este retardo no es un valor único y uniforme. Lo medimos de dos maneras distintas porque la física subyacente de conmutar un transistor “encendido” frente a “apagado” es diferente:

$t_{pLH}$ (retardo de bajo a alto): el tiempo que tarda la salida en pasar de un 0 lógico (bajo) a un 1 lógico (alto).
$t_{pHL}$ (retardo de alto a bajo): el tiempo que tarda la salida en pasar de un 1 lógico (alto) a un 0 lógico (bajo).

Las redes de pull-up y pull-down no tienen por qué tener la misma fuerza, por lo que $t_{pLH}$ y $t_{pHL}$ pueden diferir. El dimensionamiento de los transistores y la carga de salida determinan cuál es mayor; no supongas una dirección a partir de la función lógica por sí sola. A veces es útil un promedio para la caracterización:

t_{pd} = \frac{t_{pLH} + t_{pHL}}{2}

La temporización digital de peor caso suele usar el arco máximo o mínimo pertinente en lugar de este promedio. Los retardos desiguales de subida y bajada también pueden contribuir a la distorsión del ciclo de trabajo en una red de reloj.

Especificación técnica: la puerta NOT

Para comprender el retardo, primero debemos entender el elemento lógico más sencillo: la puerta NOT. Aunque su lógica es trivial, su comportamiento físico es la base de todo análisis temporal.

Transición de entrada	Transición de salida	Símbolo de retardo
1 → 0	0 → 1	$t_{pLH}$
0 → 1	1 → 0	$t_{pHL}$

La expresión booleana para esta operación es:

Y = \overline{A}

Un simulador lógico puede usar puertas ideales con retardo cero o un retardo simplificado por componente. Esto resulta útil para aprender el orden de los eventos y los peligros, pero no sustituye al modelo temporal de un dispositivo real, a los límites de su hoja de datos ni al análisis temporal estático.

Los orígenes físicos: por qué lo instantáneo es imposible

El retardo de propagación surge de cargar capacitancia a través de resistencia finita y del recorrido de la señal por la interconexión. Varios factores contribuyen a la vez.

1. Retardo de transistores y nodos internos

Las puertas lógicas contienen redes de transistores con capacitancias parásitas. Cambiar de estado requiere cargar y descargar nodos internos y de salida a través de resistencia finita de los transistores. La geometría del dispositivo, la pendiente de entrada, el voltaje de alimentación, la temperatura y las variaciones de fabricación afectan el resultado.

2. Resistencia, capacitancia y tiempo de vuelo de la interconexión

La interconexión metálica tiene resistencia y capacitancia respecto de los conductores cercanos. Los cables cortos dentro de un chip se modelan a menudo como redes RC distribuidas; las trazas PCB más largas se comportan como líneas de transmisión con una velocidad de propagación finita. El acoplamiento, la geometría, la terminación y el umbral del receptor influyen en cuándo el destino reconoce un flanco.

3. Capacitancia de carga y fan-out

Cada entrada accionada, pin de encapsulado, sonda y longitud de interconexión aporta carga. Más capacitancia suele ralentizar el flanco de salida y cambiar el retardo de propagación medido en el siguiente umbral. Los límites de retardo de la hoja de datos son válidos solo bajo las condiciones de prueba indicadas, por lo que un número citado a 15 pF o 50 pF no debe trasladarse ciegamente a una carga diferente.

Diagrama del componente puerta AND

La ruta crítica: el límite máximo de velocidad de tu circuito

En una ruta lógica de varios niveles, los retardos de las celdas y de la interconexión se acumulan. Las ramas paralelas no se suman todas; la temporización sigue cada ruta posible desde su punto de lanzamiento hasta su punto de captura.

Esto conduce a la ruta crítica: la ruta con menor margen de setup bajo un conjunto determinado de restricciones y condiciones de operación. En un diseño simple de un único reloj, suele ser la ruta de registro a registro con mayor retardo máximo. Las herramientas temporales reales también analizan rutas de entrada/salida, relojes generados, skew de reloj y excepciones.

Considera el clásico sumador de acarreo en cascada de 4 bits, que puedes construir usando el componente ADDER en digisim.io. Está construido a partir de cuatro circuitos de sumador completo encadenados. El bit de suma de la primera etapa ( $S_0$ ) se calcula rápidamente. Sin embargo, el bit de acarreo de salida ( $C_{out}$ ) de esta primera etapa es necesario para calcular la suma de la segunda etapa ( $S_1$ ). Esta dependencia continúa en la línea. El bit de suma final, $S_3$ , no puede calcularse hasta que la señal de acarreo se haya “propagado” por las tres etapas anteriores.

Si cada etapa de acarreo del sumador completo tiene un retardo similar $t_{carry}$ , el acarreo final de un diseño de propagación de 4 bits tarda aproximadamente $4t_{carry}$ más los efectos de cableado y carga. Extender la misma topología a 64 bits hace que la ruta de acarreo crezca de manera aproximadamente lineal, lo que motiva las estructuras de anticipación de acarreo y de prefijos paralelos.

Para una ruta simplificada con el mismo reloj y llegada ideal del reloj, el período de reloj debe permitir que un registro de origen lance los datos, que la ruta de retardo máximo se estabilice y que se cumpla el tiempo de setup del registro de destino:

T_{clk} \ge t_{clk-q} + t_{pd(critical)} + t_{setup}

Donde:

$t_{clk-q}$ es el tiempo que tarda la salida de un registro en cambiar después de un flanco de reloj.
$t_{pd(critical)}$ es el retardo de la ruta lógica más larga entre registros.
$t_{setup}$ es el tiempo durante el cual los datos deben permanecer estables en la entrada de un registro antes del siguiente flanco de reloj.

En ese modelo simplificado, el límite superior correspondiente es:

f_{max} = \frac{1}{T_{clk(min)}}

El análisis temporal estático de producción también incluye tiempos de llegada e incertidumbre de reloj y evalúa muchas esquinas de proceso, voltaje y temperatura. Una comprobación independiente de retardo mínimo verifica el tiempo de hold; una ruta puede superar setup y aun así fallar hold.

Abrir la plantilla de contador binario de 4 bits

Error habitual: glitches, peligros y condiciones de carrera

Cuando señales relacionadas recorren rutas con retardos desiguales y después se vuelven a unir, una salida puede adoptar brevemente un valor no intencionado. Esto es un peligro combinacional. El término “carrera” es más amplio y también se usa para comportamientos dependientes del estado en circuitos asíncronos o secuenciales, por lo que los dos términos no son sinónimos exactos.

Un ejemplo común: $Y = A \cdot \overline{A}$ . Matemáticamente esto siempre es 0. Construido con puertas reales, $A$ alimenta directamente una puerta AND y también alimenta una puerta NOT cuya salida va a la misma puerta AND.

Cuando $A$ pasa de 0 a 1, la ruta directa a la puerta AND ve el nuevo 1 casi al instante. Sin embargo, la otra ruta debe pasar primero por la puerta NOT, que introduce un retardo de propagación, $t_{pd(NOT)}$ . Durante un breve momento —igual a $t_{pd(NOT)}$ — ambas entradas de la puerta AND serán 1 (el nuevo valor de $A$ en la ruta directa y el valor anterior de $\overline{A}$ que todavía se propaga por el inversor). Esto hace que la salida $Y$ presente un glitch, con un pulso momentáneo a 1 cuando debería haber permanecido en 0. (Los libros de texto lo llaman un peligro estático de 0: se supone que la salida debe mantenerse en LOW, pero pasa brevemente a HIGH.)

Un transitorio puede ser inocuo si se estabiliza antes de la ventana de muestreo de un registro posterior, o perjudicial si llega a un control asíncrono, reloj u otra entrada sensible a pulsos. Un visor de formas de onda puede exponer el evento solo cuando el simulador modela los retardos desiguales de las rutas que lo crean.

Visualizar el retardo con el oscilador de anillo

Una demostración compacta del retardo acumulado es un oscilador de anillo, pero requiere puertas físicas o un simulador que admita realimentación con retardo de propagación distinto de cero.

Un oscilador de anillo contiene un número impar de etapas inversoras en un bucle. En hardware físico, las etapas no pueden estabilizarse todas de forma coherente y el retardo finito produce oscilación. La frecuencia depende del retardo por etapa, la carga, la alimentación, la temperatura y el proceso, no solo del número de puertas.

Montaje paso a paso

Comprueba el modelo: Confirma que el simulador admite realimentación combinacional y retardo de puerta distinto de cero. Si usa lógica ideal con retardo cero, realiza este experimento con dispositivos físicos o un simulador HDL consciente de los retardos.
Coloca las puertas: Coloca tres puertas NOT en una fila.
Encadénalas: Conecta la salida de la primera a la entrada de la segunda, y la segunda a la tercera.
Cierra el bucle: Conecta la salida de la tercera puerta NOT de vuelta a la entrada de la primera.
Añade instrumentación: Conecta un canal de forma de onda a la salida de la tercera puerta.

Lo que has construido es un circuito cuya salida se persigue constantemente a sí misma. La señal conmuta, se propaga por la cadena de inversores y vuelve al principio invertida, haciendo que conmute de nuevo. El tiempo que tarda en realizar una oscilación completa está directamente relacionado con el retardo de propagación acumulado.

Para $N$ etapas similares, una aproximación de primer orden es:

T = 2 \cdot N \cdot t_{pd}

donde $N$ es el número de inversores y $t_{pd}$ es el retardo de propagación promedio de un único inversor. El factor de 2 aparece porque una oscilación completa requiere que la señal recorra la cadena dos veces: una para pasar a HIGH y otra para pasar a LOW. Por tanto, la frecuencia de oscilación es:

f_{osc} = \frac{1}{2 \cdot N \cdot t_{pd}}

Añadir dos etapas debería reducir la frecuencia si las demás condiciones se mantienen similares. Reordenar la ecuación permite estimar un retardo efectivo promedio por etapa, incluida la interconexión y la carga. Los osciladores de anillo en chip se usan como monitores de proceso, voltaje y temperatura, pero la caracterización precisa de celdas usa estructuras de prueba, formas de onda y modelos estadísticos controlados, no solo esta estimación.

Diagrama del componente OSCILLOSCOPE

Uso en el mundo real: dominar el retardo

Gestionar el retardo de propagación es una batalla diaria para los ingenieros de hardware. No se trata solo de hacer las cosas más rápidas; se trata de hacer que funcionen.

Diseño de núcleos de CPU

Los puntos de operación viables de un procesador dependen del cierre temporal de todo el diseño, así como del voltaje, la temperatura, la potencia y los márgenes de protección del producto. Los ingenieros usan análisis temporal estático para encontrar rutas con margen negativo o bajo y después pueden cambiar la estructura lógica, los límites de canalización, la colocación, el enrutamiento, los búferes o los tamaños de las celdas. Rara vez hay una única ruta “crítica” permanente en todos los modos y esquinas de operación.

Interfaces de datos de alta velocidad

Las interfaces paralelas como DDR gestionan la relación de llegada entre datos, estrobos, relojes, comandos, encapsulados y vías. Los diseñadores de PCB enrutan las señales para satisfacer presupuestos de temporización e integridad de señal, a veces añadiendo longitud serpenteante cuando es necesario. El objetivo es un retardo eléctrico controlado, no una longitud geométrica idéntica: el retardo del encapsulado, la velocidad de la capa, el acoplamiento y el entrenamiento del controlador pueden afectar el presupuesto.

Dominar el ritmo de la lógica

El retardo de propagación conecta el diseño booleano con la implementación física. Explica por qué importa la profundidad de la ruta, por qué una tabla de verdad correcta aún puede presentar un glitch durante una transición y por qué se requieren comprobaciones de retardo máximo y mínimo.

Mantén abierto el visor de formas de onda mientras exploras la temporización. Un desfase mostrado es el comportamiento del modelo de retardo del simulador; compáralo con la hoja de datos de un componente o el informe de temporización de una implementación antes de extraer conclusiones sobre el hardware.

Continúa con setup, hold y metaestabilidad para conocer las restricciones que rodean el retardo de propagación, o con puertas lógicas de múltiples entradas para profundizar en la cascada frente a la profundidad de árbol. La referencia del componente puerta NOT proporciona el comportamiento lógico usado en el ejercicio del oscilador de anillo.

Referencias de ingeniería

Texas Instruments, Diseñar con lógica — retardo de propagación, carga de salida y condiciones de prueba de la hoja de datos.
AMD, Revisar el margen temporal — margen de setup/hold, skew, incertidumbre y análisis de rutas.