Signallaufzeit: Die Physik, die die digitale Geschwindigkeit bestimmt

Kurz gesagt: Die Signallaufzeit ($t_{pd}$) ist das Intervall zwischen einem festgelegten Eingangsschwellenübergang und dem entsprechenden Ausgangsschwellenübergang. Sie hängt vom Bauteil, der Last, der Eingangsflankensteilheit, Spannung, Temperatur, Prozess und Verdrahtung ab. In synchroner Logik trägt die maximale Datenpfadverzögerung zum Setup-Timing bei, die minimale Verzögerung zum Hold-Timing; beide müssen geprüft werden.

Reale Gatter und Leitungen reagieren nicht augenblicklich. Ihre Verzögerungen können von Pikosekunden auf kurzen Chip-Pfaden bis zu Nanosekunden oder mehr bei Bauteilen auf Leiterplatten und stark belasteten Netzen reichen. Entscheidend ist nicht die Zahl der Gatter im gesamten Entwurf, sondern die Verzögerung entlang jedes Pfads zwischen einem Startpunkt und einem Erfassungspunkt.

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Die Anatomie einer Verzögerung

Die Signallaufzeit wird zwischen festgelegten Spannungsschwellen gemessen – üblicherweise zwischen dem Mittelpunkt der Eingangstransition und dem Mittelpunkt der entsprechenden Ausgangstransition. Die genauen Prüfspannungen, die Last, die Versorgung und die Eingangsform ergeben sich aus dem Datenblatt des Bauteils.

Diese Verzögerung ist kein einzelner, einheitlicher Wert. Wir messen sie auf zwei unterschiedliche Arten, weil sich die zugrunde liegende Physik beim Ein- und Ausschalten eines Transistors unterscheidet:

• $t_{pLH}$ (Verzögerung von Low nach High): Die Zeit, die der Ausgang für den Übergang von logisch 0 (Low) zu logisch 1 (High) benötigt.
• $t_{pHL}$ (Verzögerung von High nach Low): Die Zeit, die der Ausgang für den Übergang von logisch 1 (High) zu logisch 0 (Low) benötigt.

Pull-up- und Pull-down-Netzwerke müssen nicht dieselbe Stärke haben, daher können sich $t_{pLH}$ und $t_{pHL}$ unterscheiden. Transistordimensionierung und Ausgangslast bestimmen, welcher Wert größer ist; schließen Sie nicht allein aus der Logikfunktion auf eine Richtung. Ein Mittelwert ist manchmal für die Charakterisierung nützlich:

Digitales Worst-Case-Timing verwendet gewöhnlich den relevanten maximalen oder minimalen Timing-Arc statt dieses Mittelwerts. Unterschiedliche Verzögerungen für steigende und fallende Flanken können außerdem zu Tastgradverzerrungen in einem Taktnetz beitragen.

Technische Spezifikation: Das NICHT-Gatter

Um Verzögerung zu verstehen, müssen wir zunächst das einfachste Logikelement verstehen: das NICHT-Gatter. Seine Logik ist trivial, doch sein physikalisches Verhalten bildet die Grundlage jeder Timing-Analyse.

Der boolesche Ausdruck für diese Operation lautet:

Ein Logiksimulator kann ideale Gatter ohne Verzögerung oder eine vereinfachte Verzögerung je Komponente verwenden. Das hilft, die Ereignisreihenfolge und Hazards zu verstehen, ersetzt aber weder das Timing-Modell eines realen Bauteils noch Datenblattgrenzen oder eine statische Timing-Analyse.

Die physikalischen Ursachen: Warum Augenblicklichkeit unmöglich ist

Signallaufzeit entsteht beim Laden von Kapazitäten über endliche Widerstände und bei der Signalausbreitung durch Verbindungsleitungen. Mehrere Variablen wirken zugleich mit.

1. Verzögerung von Transistoren und internen Knoten

Logikgatter enthalten Transistornetzwerke mit parasitären Kapazitäten. Ein Zustandswechsel erfordert das Laden und Entladen interner Knoten und Ausgangsknoten über endliche Transistorwiderstände. Bauteilgeometrie, Eingangsflankensteilheit, Versorgungsspannung, Temperatur und Fertigungsstreuungen beeinflussen alle das Ergebnis.

2. Widerstand, Kapazität und Laufzeit der Verbindungsleitung

Metallische Verbindungsleitungen haben Widerstand und Kapazität gegenüber benachbarten Leitern. Kurze Chip-Leitungen werden häufig als verteilte RC-Netzwerke modelliert; längere Leiterplattenleiter verhalten sich als Übertragungsleitungen mit endlicher Ausbreitungsgeschwindigkeit. Kopplung, Geometrie, Terminierung und die Empfangsschwelle beeinflussen, wann das Ziel eine Flanke erkennt.

3. Lastkapazität und Fan-out

Jeder angesteuerte Eingang, jeder Gehäusepin, jede Tastspitze und jede Länge einer Verbindungsleitung tragen zur Last bei. Mehr Kapazität verlangsamt im Allgemeinen die Ausgangsflanke und verändert die am nächsten Schwellenwert gemessene Signallaufzeit. Die Verzögerungsgrenzen im Datenblatt gelten nur unter den angegebenen Prüfbedingungen; ein bei 15 pF oder 50 pF genannter Wert sollte daher nicht blind auf eine andere Last übertragen werden.

Der kritische Pfad: Das endgültige Geschwindigkeitslimit Ihrer Schaltung

In einem mehrstufigen Logikpfad addieren sich Zell- und Verbindungsverzögerungen. Parallele Zweige werden nicht alle zusammengerechnet; das Timing folgt jedem möglichen Pfad von seinem Startpunkt bis zu seinem Erfassungspunkt.

Daraus ergibt sich der kritische Pfad: der Pfad mit dem geringsten Setup-Slack unter einem bestimmten Satz von Constraints und Betriebsbedingungen. In einem einfachen Entwurf mit einem einzigen Takt ist dies häufig der längste Register-zu-Register-Pfad mit maximaler Verzögerung. Reale Timing-Werkzeuge analysieren außerdem Ein- und Ausgangspfade, erzeugte Takte, Clock Skew und Ausnahmen.

Betrachten Sie den klassischen 4-Bit-Ripple-Carry-Addierer, den Sie in digisim.io mit der ADDER-Komponente bauen können. Er besteht aus vier hintereinandergeschalteten Volladdierer-Schaltungen. Das Summenbit der ersten Stufe ($S_0$) wird schnell berechnet. Das Übertragsausgangsbit ($C_{out}$) dieser ersten Stufe wird jedoch benötigt, um die Summe der zweiten Stufe ($S_1$) zu berechnen. Diese Abhängigkeit setzt sich die Reihe entlang fort. Das letzte Summenbit, $S_3$, kann erst berechnet werden, wenn das Übertragssignal durch alle drei vorhergehenden Stufen „weitergewandert“ ist.

Hat jede Übertragsstufe des Volladdierers eine ähnliche Verzögerung $t_{carry}$, benötigt der endgültige Übertrag eines 4-Bit-Ripple-Entwurfs ungefähr $4t_{carry}$ zuzüglich Verdrahtungs- und Lasteffekten. Wird dieselbe Topologie auf 64 Bit erweitert, wächst der Übertragspfad annähernd linear; das motiviert Carry-Lookahead- und Parallel-Prefix-Strukturen.

Für einen vereinfachten Pfad mit demselben Takt und idealer Taktankunft muss die Taktperiode einem Quellregister erlauben, Daten auszugeben, dem Pfad mit maximaler Verzögerung, sich zu stabilisieren, und dem Zielregister, seine Setup-Zeit einzuhalten:

Dabei gilt:

• $t_{clk-q}$ ist die Zeit, die der Ausgang eines Registers nach einer Taktflanke für seine Änderung benötigt.
• $t_{pd(critical)}$ ist die Verzögerung des längsten Logikpfads zwischen Registern.
• $t_{setup}$ ist die Zeit, in der die Daten am Eingang eines Registers vor der nächsten Taktflanke stabil sein müssen.

In diesem vereinfachten Modell lautet die entsprechende obere Grenze:

Die statische Timing-Analyse in der Produktion berücksichtigt außerdem Taktankunftszeiten und Unsicherheit und bewertet viele Prozess-, Spannungs- und Temperatur-Ecken. Eine separate Prüfung der Mindestverzögerung verifiziert die Hold-Zeit; ein Pfad kann Setup bestehen und dennoch bei Hold scheitern.

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Häufiger Fallstrick: Glitches, Hazards und Race Conditions

Wenn zusammenhängende Signale Pfade mit unterschiedlichen Verzögerungen durchlaufen und später wieder zusammengeführt werden, kann ein Ausgang kurzzeitig einen unbeabsichtigten Wert annehmen. Das ist ein kombinatorischer Hazard. Der Begriff „Race“ ist weiter gefasst und wird auch für zustandsabhängiges Verhalten in asynchronen oder sequenziellen Schaltungen verwendet; die beiden Begriffe sind daher keine exakten Synonyme.

Ein häufiges Beispiel: $Y = A \cdot \overline{A}$. Mathematisch ist dies stets 0. In einer realen Gatterschaltung speist $A$ ein UND-Gatter direkt und außerdem ein NICHT-Gatter, dessen Ausgang zum selben UND-Gatter führt.

Wenn $A$ von 0 auf 1 wechselt, sieht der direkte Pfad zum UND-Gatter die neue 1 nahezu sofort. Der andere Pfad muss jedoch zuerst das NICHT-Gatter durchlaufen, das eine Signallaufzeit $t_{pd(NOT)}$ einführt. Für einen kurzen Moment – gleich $t_{pd(NOT)}$ – sind beide Eingänge des UND-Gatters 1: der neue Wert von $A$ auf dem direkten Pfad und der alte Wert von $\overline{A}$, der sich noch durch den Inverter fortpflanzt. Dadurch entsteht am Ausgang $Y$ ein Glitch, der kurz auf 1 pulst, obwohl er 0 hätte bleiben sollen. (Lehrbücher nennen dies einen statischen-0-Hazard: Der Ausgang soll LOW bleiben, geht aber kurz HIGH.)

Ein Übergang kann harmlos sein, wenn er sich vor dem Abtastfenster eines nachgelagerten Registers beruhigt, oder schädlich, wenn er eine asynchrone Steuerung, einen Takt oder einen anderen impulssensitiven Eingang erreicht. Ein Wellenformbetrachter kann das Ereignis nur sichtbar machen, wenn der Simulator die ungleichen Pfadverzögerungen modelliert, die es verursachen.

Verzögerung mit dem Ringoszillator sichtbar machen

Ein kompaktes Beispiel für aufaddierte Verzögerung ist ein Ringoszillator, doch er benötigt entweder physische Gatter oder einen Simulator, der Rückkopplung mit einer von null verschiedenen Signallaufzeit unterstützt.

Ein Ringoszillator enthält eine ungerade Anzahl invertierender Stufen in einer Schleife. In physischer Hardware können sich die Stufen nicht alle konsistent einpendeln, und die endliche Verzögerung erzeugt Oszillation. Die Frequenz hängt von Stufenverzögerung, Last, Versorgung, Temperatur und Prozess ab – nicht allein von der Anzahl der Gatter.

Schritt-für-Schritt-Aufbau

1. Prüfen Sie das Modell: Vergewissern Sie sich, dass der Simulator kombinatorische Rückkopplung und eine von null verschiedene Gatterverzögerung unterstützt. Verwendet er ideale Logik ohne Verzögerung, führen Sie dieses Experiment mit physischer Hardware oder einem verzögerungsbewussten HDL-Simulator durch.
2. Platzieren Sie die Gatter: Platzieren Sie drei NICHT-Gatter in einer Reihe.
3. Schalten Sie sie hintereinander: Verbinden Sie den Ausgang des ersten mit dem Eingang des zweiten und den zweiten mit dem dritten.
4. Schließen Sie die Schleife: Verbinden Sie den Ausgang des dritten NICHT-Gatters mit dem Eingang des ersten.
5. Fügen Sie Messmittel hinzu: Verbinden Sie einen Wellenformkanal mit dem Ausgang des dritten Gatters.

Sie haben eine Schaltung gebaut, deren Ausgang ständig sich selbst hinterherjagt. Das Signal wechselt, pflanzt sich durch die Kette der Inverter fort und kommt invertiert wieder am Anfang an, wodurch es erneut wechselt. Die Zeit für eine vollständige Schwingung steht in direktem Zusammenhang mit der kumulierten Signallaufzeit.

Für $N$ ähnliche Stufen lautet eine Näherung erster Ordnung:

wobei $N$ die Anzahl der Inverter und $t_{pd}$ die durchschnittliche Signallaufzeit eines einzelnen Inverters ist. Der Faktor 2 erscheint, weil eine vollständige Schwingung verlangt, dass das Signal die Kette zweimal durchläuft: einmal beim Übergang nach HIGH und einmal beim Übergang nach LOW. Die Oszillationsfrequenz lautet daher:

Das Hinzufügen von zwei Stufen sollte die Frequenz senken, wenn die übrigen Bedingungen ähnlich bleiben. Durch Umstellen der Gleichung lässt sich eine effektive durchschnittliche Stufenverzögerung einschließlich Verbindungsleitung und Last abschätzen. Ringoszillatoren auf dem Chip werden als Monitore für Prozess, Spannung und Temperatur eingesetzt, doch eine präzise Zellcharakterisierung verwendet kontrollierte Teststrukturen, Wellenformen und statistische Modelle statt allein dieser einen Schätzung.

Anwendung in der Praxis: Die Verzögerung beherrschen

Das Management der Signallaufzeit ist ein täglicher Kampf für Hardwareingenieure. Dabei geht es nicht nur darum, Dinge schneller zu machen, sondern darum, sie überhaupt zum Funktionieren zu bringen.

CPU-Kern-Entwurf

Die möglichen Betriebspunkte eines Prozessors hängen neben Spannung, Temperatur, Leistung und Produktreserven auch vom Timing Closure im gesamten Entwurf ab. Ingenieure nutzen statische Timing-Analyse, um Pfade mit negativem oder geringem Slack zu finden, und ändern dann gegebenenfalls die Logikstruktur, Pipeline-Grenzen, Platzierung, Verdrahtung, Pufferung oder Zellgrößen. Über alle Betriebsarten und Betriebs-Ecken hinweg gibt es selten einen dauerhaft „kritischen“ Pfad.

Hochgeschwindigkeits-Datenschnittstellen

Parallele Schnittstellen wie DDR steuern das Ankunftsverhältnis zwischen Daten, Strobes, Takten, Befehlen, Gehäusen und Vias. Leiterplattendesigner verlegen Signale so, dass sie Timing- und Signalintegritätsbudgets einhalten, und fügen bei Bedarf manchmal meanderförmige Leitungsstrecken hinzu. Ziel ist eine kontrollierte elektrische Verzögerung, nicht dieselbe geometrische Länge: Gehäuseverzögerung, Ausbreitungsgeschwindigkeit je Lage, Kopplung und Controller-Training können alle das Budget beeinflussen.

Den Rhythmus der Logik meistern

Die Signallaufzeit verbindet booleschen Entwurf mit physischer Umsetzung. Sie erklärt, warum die Pfadtiefe wichtig ist, warum eine korrekte Wahrheitstabelle während einer Transition dennoch Glitches zeigen kann und warum sowohl Prüfungen der maximalen als auch der minimalen Verzögerung erforderlich sind.

Lassen Sie beim Erkunden des Timings den Wellenformbetrachter geöffnet. Eine angezeigte Verzögerung ist das Verhalten des Verzögerungsmodells des Simulators; vergleichen Sie es mit dem Datenblatt einer Komponente oder einem Timing-Bericht der Implementierung, bevor Sie Schlüsse über Hardware ziehen.

Lesen Sie weiter zu Setup, Hold und Metastabilität für die Randbedingungen rund um die Signallaufzeit oder zu mehrfachen Logikgattern für Kaskaden- gegenüber Baumtiefe. Die NICHT-Gatter-Komponentenreferenz beschreibt das logische Verhalten, das in der Ringoszillator-Übung verwendet wird.

Technische Referenzen

• Texas Instruments, Designing With Logic – Signallaufzeit, Ausgangslast und Datenblatt-Prüfbedingungen.
• AMD, Reviewing Timing Slack – Setup-/Hold-Slack, Skew, Unsicherheit und Pfadanalyse.