Logikgatter mit mehreren Eingängen: Vom 3-Eingangs-UND darüber hinaus

Kurz gesagt: Ein breites UND-, ODER- oder XOR-Gatter lässt sich als Kaskade (lineare Verzögerung $(n-1)\cdot t_{gate}$) oder als balancierter Baum (logarithmische Verzögerung $\lceil\log_2 n\rceil\cdot t_{gate}$) aufbauen. Beide benötigen gleich viele Gatter; der Baum ist schneller, weil der längste Signalweg kürzer ist.

Grundgatter arbeiten mit zwei Eingängen, reale Systeme mit deutlich mehr. Ein Speicheradressdecoder muss vielleicht 20 Leitungen verUND-en, ein Paritätsgenerator einen ganzen Datenbus XOR-en. Die Anordnung kleiner Gatter zu einem breiten Gatter wirkt sich direkt auf die Schaltungsgeschwindigkeit aus.

Definition und Rolle in der digitalen Hierarchie

Ein Gatter mit mehreren Eingängen führt eine UND-, ODER- oder XOR-Verknüpfung über mindestens drei Eingänge aus und erzeugt daraus einen Ausgang. Es erweitert die entsprechenden Gatter mit zwei Eingängen und bildet mehrgliedrige Bedingungen unmittelbar ab.

In einer 32-Bit-CPU kommen Signale als Busse, nicht als Paare. Multi-Input-Logik verdichtet diese Wege zu Steuersignalen – die Grundlage von Decodern und Encodern.

• UND: „Alles oder nichts“; ein $n$-Eingangs-UND ist genau dann 1, wenn alle Eingänge 1 sind.
• ODER: „Irgendeines“; ein $n$-Eingangs-ODER ist 1, sobald mindestens ein Eingang 1 ist.
• XOR: „Ungerade Parität“; der Ausgang ist 1, wenn eine ungerade Zahl von Eingängen 1 ist – anders als bei manchen intuitiven Vorstellungen vom 2-Eingangsfall.

UND-Gatter-Verhalten ausprobieren

Technische Referenz: 3-Eingangs-UND

Ein $n$-Eingangs-Gatter besitzt $2^n$ mögliche Eingangskombinationen. Die Tabelle wächst exponentiell, die Regel bleibt gleich:

Nur die letzte Zeile, in der alle Eingänge HIGH sind, erzeugt HIGH. Diese Strenge macht UND zum Standard für Adressdecodierung und Enable-Signale.

Boolesche Ausdrücke und Skalierung

Das Assoziativgesetz $(A\cdot B)\cdot C=A\cdot(B\cdot C)$ rechtfertigt, große Gatter aus kleineren aufzubauen:

• $n$-Eingangs-UND: $Y=A\cdot B\cdot C\cdot\dots\cdot N$
• $n$-Eingangs-ODER: $Y=A+B+C+\dots+N$
• $n$-Eingangs-XOR (Parität): $Y=A\oplus B\oplus C\oplus\dots\oplus N$

Bei NAND und NOR helfen die De-Morgan-Gesetze: Ein $n$-Eingangs-NAND ist eine UND-Verknüpfung mit genau einem NICHT, nicht bloß eine Kette von NANDs.

Der entscheidende Kompromiss: Ausbreitungsverzögerung

Reale Bibliotheken bieten nur begrenzte Fan-ins; programmierbare Logik bildet Funktionen auf LUTs und Routing ab. Ein 128-Eingangs-UND wird daher gewöhnlich in kleinere Zellen oder LUTs zerlegt. Die folgenden Gleichungen nehmen identische 2-Eingangs-Gatter mit Verzögerung $t_{gate}$ an und ignorieren Last und Routing. Physikalisch zählen auch Zellverzögerung, Übergangszeit, Fan-out, Verdrahtung, Platzierung und Prozessbedingungen.

Strategie A: Kaskade (langsam)

Beim 8-Eingangs-UND werden sieben 2-Eingangs-Gatter verkettet:

$Output = ((((((A \cdot B) \cdot C) \cdot D) \cdot E) \cdot F) \cdot G) \cdot H$

Der Weg von A läuft durch sieben Gatter, die Verzögerung ist linear:

Bei $t_{gate}=1\text{ns}$ dauert der Weg 7 ns und begrenzt in einem synchronen System die Taktfrequenz.

Strategie B: Baumstruktur (schnell)

Paare (A,B), (C,D), (E,F) und (G,H) werden zuerst berechnet; deren vier Ausgänge speisen zwei Gatter und danach ein letztes. Die Verzögerung wächst logarithmisch:

Für acht Eingänge sind das drei Ebenen, also $3\times1\text{ns}=3\text{ns}$ – weniger als die Hälfte der Kaskade.

Vergleich

Im idealen 2-Eingangsmodell benötigen beide $n-1$ Gatter, der Baum reduziert aber die maximale logische Tiefe. Synthese kann in der Praxis breitere Gatter, LUTs, Faktorisierung oder platzierungsspezifische Strukturen wählen.

Sicherheitsalarmschaltung öffnen

Interaktive Demo: Verzögerung in DigiSim sichtbar machen

1. Platzieren Sie acht INPUT_SWITCH-Komponenten.
2. Bauen Sie eine Kaskade aus sieben UND-Gattern und verbinden Sie sie mit einer OUTPUT_LIGHT.
3. Bauen Sie darunter den Baum aus sieben UND-Gattern und verbinden Sie ihn mit einer zweiten Lampe.
4. Schalten Sie alle Eingänge EIN und dann den ersten Schalter (A) AUS.

Bei modellierter Gatterverzögerung stabilisiert sich der Baum früher; im idealen Nullverzögerungsmodell aktualisieren sich beide im selben Simulationsmoment. Zählen Sie dann abhängige Logikebenen.

Prüfung mit dem Oszilloskop

Verbinden Sie Kanal 1 mit dem Eingang, Kanal 2 mit dem Baum und Kanal 3 mit der Kaskade. Im Gleichverzögerungsmodell liegen die Abstände ungefähr bei $3t_{gate}$ und $7t_{gate}$. Produktions-FPGA/ASICs benötigen statische Timing-Analyse am implementierten Netz; ein Oszilloskop deckt nicht alle Silizium- und Umweltbedingungen ab.

Anwendungen in der Praxis

1. Speicheradressdecodierung

Adressbits hoher Ordnung werden mit einem Basiswert verglichen, niedrige Bits wählen Register oder Speicherorte. Boolesch ist eine exakte Übereinstimmung ein UND aus wahren oder negierten Bits. Physisch wird dies in verfügbare Gatter, Vergleichszellen oder LUTs faktorisiert und oft hierarchisch decodiert.

2. Parität auf Datenbussen

Ein gerades Paritätsbit ist 1, wenn die Zahl der Datenbits mit Wert 1 ungerade ist, sodass die Gesamtzahl gerade wird. Genau das leistet ein Multi-Input-XOR.

Ein Baum aus 2-Eingangs-XOR-Gattern hat bei 64 Eingängen sechs Ebenen, weil $\log_2 64=6$. Parität und komplexere Fehlercodes werden in vielen Speicher- und Kommunikationswegen verwendet; Code, Abdeckung und Aktualisierungszeitpunkt sind architekturspezifisch. Siehe XOR und XNOR bei Fehlererkennung.

Verwandte Themen

• Grundlegende Logikgatter (Primitive)
• Boolesche Algebra und De Morgan (Mathematik)
• Ausbreitungsverzögerung und Timing-Diagramme (Leistung)
• Decoder (Hauptanwendung des Multi-Input-UND)

Zusammenfassung: Entwurfsrichtlinien

Der Schritt von 2-Eingangs-Gattern zu Multi-Input-Systemen führt in die Rechnerarchitektur: Korrektheit ist nötig, Leistung die eigentliche Entwurfsaufgabe.

Lesen Sie weiter zu Ausbreitungsverzögerung und Timing oder öffnen Sie die UND-Gatter-Referenz und verdrahten Sie Baum und Kaskade.

Vertiefende Entwurfsdetails

Breite Gatter aus kleinen Primitiven

Das Assoziativgesetz erlaubt die Umformung eines Multi-Input-UND in beliebige Klammerungen. Funktional sind $((A\cdot B)\cdot C)$ und $(A\cdot(B\cdot C))$ identisch. Physisch sind die Wege jedoch nicht gleich lang. Eine Kaskade macht den Weg des ersten Eingangs immer länger; ein balancierter Baum verteilt die Ebenen gleichmäßiger. Bei ungerader Eingangsanzahl kann eine Ebene einen Eingang weiterreichen oder die Synthese unterschiedlich gruppieren.

Fan-in und Zieltechnologie

Ein ideales Symbol mit 128 Eingängen beschreibt die Funktion, nicht zwingend ein reales Bauteil. Standardzellen besitzen begrenzte Fan-ins, FPGA-LUTs haben feste Eingangsbreiten und Routing kann den größten Teil der Verzögerung verursachen. Lassen Sie daher die Synthese auf Zielressourcen abbilden und messen Sie das implementierte Netz. Die Formeln $T_{cascade}=(n-1)t_{gate}$ und $T_{tree}=\lceil\log_2n\rceil t_{gate}$ vergleichen Logiktiefe; sie sind kein vollständiges Flächen- oder Leistungsmodell.

Oszilloskopversuch

Schalten Sie acht Eingänge zunächst auf High und legen Sie den ersten Eingang auf Low. Kanal 1 zeigt den Eingang, Kanal 2 den Baum und Kanal 3 die Kaskade. In einem Modell gleicher Gatterverzögerung erwarten Sie ungefähr $3t_{gate}$ beziehungsweise $7t_{gate}$. Bei idealen Nullverzögerungsgattern ändern sich beide im selben Simulationsmoment; zählen Sie dann die abhängigen Ebenen statt eine analoge Wellenform zu erwarten.

Adressdecodierung und Parität

Bei einer speicherabgebildeten Peripherie vergleichen höherwertige Adressbits ein Basiswort, während niederwertige Bits Register auswählen. Boolesch ist eine exakte Übereinstimmung ein UND aus wahren oder negierten Bits; physisch kann sie hierarchisch in Vergleichszellen oder LUTs zerlegt werden. Für einen Datenbus erzeugt ein Multi-Input-XOR ein gerades Paritätsbit: Ist die Zahl der Einsen in den Daten ungerade, wird das Paritätsbit eins, damit die Gesamtzahl gerade ist. Ein 64-Eingangs-XOR-Baum besitzt sechs Ebenen.

Entwurfs- und Prüfregeln

Reduzieren Sie abhängige Tiefe, respektieren Sie Bibliotheks-Fan-in und berücksichtigen Sie Fan-out, Routing, Last und Puffer. Verwenden Sie DigiSim, um logische Tiefe und modellierte Verzögerung zu vergleichen; verwenden Sie STA und das Implementierungswerkzeug für das reale Timing. Ein gleich großer Gatterzähler garantiert weder gleiche Fläche noch gleiche Leistung oder Platzierung.